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[VHDL编程] ddr_verilog_xilinx
说明:xilinx公司原版的DDR时序控制源码.-xilinx' s original source code of the DDR timing control.<suyufeng> 在 2025-04-22 上传 | 大小:665kb | 下载:0
[VHDL编程] arlut_fifo_interface
说明:fifo控制器,可以加到nios系统下,通过nios进行FIFO的读写,经过本人的项目验证-fifo controller, can be added to the nios system, through the nios to FIFO read and write, after I verified the project<11> 在 2025-04-22 上传 | 大小:16kb | 下载:0