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[VHDL编程] UART-master
说明:UART通讯接口verilog代码实现,uart_tx子模块和uart_rx子模块,包含详细testbench-UART interface verilog code, uart_tx、uart_rx, testbench<lv> 在 2024-11-19 上传 | 大小:192kb | 下载:0
[VHDL编程] gpio-master
说明:基于WISHBONE总线接口的GPIO模块verilog代码实现,包含详细GPIO定义文档,testbench,RTL仿真与综合环境-WISHBONE interface to GPIO verilog code, GPIO define, RTL sim, syn<lv> 在 2024-11-19 上传 | 大小:410kb | 下载:0
[VHDL编程] sos_module
说明:用FPGA实现sos摩尔密码,即输出电平信号短长短。就是有次序的控制输出莫斯密码的“点”,“画”和“间隔”。而 control_module.v 是一个简单的定时触发器,每一段时间都会使能sos_module.v。-Realized by FPGA sos mole password, the output signal level of short duration. There is a sequence of output con<洪伟达> 在 2024-11-19 上传 | 大小:7.97mb | 下载:0
[VHDL编程] 7-segment-counter
说明:7 segment counter in VHdl-7 segment counter in VHdl<yassine> 在 2024-11-19 上传 | 大小:2.22mb | 下载:0
[VHDL编程] colorchecker
说明:coloecheck VGA格式标准色卡生成,可支持任意分辨率设置 verilog-colorchecker VGA format standard color card production, can support any resolution settings<周召涛> 在 2024-11-19 上传 | 大小:1kb | 下载:0
[VHDL编程] gtx_interface_ip
说明:高速串行设计FPGA-GTX IP设置生成,可动态配置速率2.4Gbps,1.2Gbps,0.6Gbps,自适应链接-High-speed serial design FPGA-GTX IP settings generated dynamically configurable rate of 2.4Gbps, 1.2Gbps, 0.6Gbps, adaptive link<周召涛> 在 2024-11-19 上传 | 大小:1.14mb | 下载:0