[VHDL编程] ADS7870_CPLD

说明：ADS7870 Serial ADC Interface Using a CPLD
<Eddie> 在 2025-02-23 上传 | 大小：329kb | 下载：0

[VHDL编程] FLIR-LEPTON-CameraFPGAdriver

说明：FLIR LEPTON远红外摄像头FPGA驱动程序-LEPTON FPGA far infrared camera FLIR driver
<wangfei> 在 2025-02-23 上传 | 大小：20.73mb | 下载：0

[VHDL编程] CCSK-FPGA

说明：针对CCSK软扩频功能的实现，整理了很多资料，主要有CCSK软扩频原理以及FPGA实现，形成了一个完整的资料包，与大家分享-CCSK AND FPGA
<wanger> 在 2025-02-23 上传 | 大小：11.6mb | 下载：1

[VHDL编程] ALU

说明：用verilog寫成的ALU，有簡易的加減乘除、shifting、logic gate等功能。-Written by verilog ALU, there is a simple addition, subtraction, shifting, logic gate functions.
<Liu Ching An> 在 2025-02-23 上传 | 大小：236kb | 下载：0

[VHDL编程] ADC

说明：verilog At the last, before starting fist go through the FPGA NEXYS2 Board manual. It will be useful for you for this interfacing and also for the future. Best of luck…, try this one because practice makes man perfec
<sid> 在 2025-02-23 上传 | 大小：2kb | 下载：0

[VHDL编程] vending-machine

说明：to increase the speed/Performance of the system the UT (Urdhva Triyambhayam) multiplier is used. UT Multiplier [10] is an cient methodology of Indian mathematics as it contains 16 SUTRAS (formulae). A high speed mu
<sid> 在 2025-02-23 上传 | 大小：1kb | 下载：0

[VHDL编程] diantikongzhi

说明：用VHDL实现的电梯控制系统，仿真结果，实验总结已包含在文档中-The VHDL implementation of the elevator control system, simulation results, experimental summary has been included in the document
<张雨> 在 2025-02-23 上传 | 大小：118kb | 下载：0

[VHDL编程] kekongmaichongfashengqi

说明：实现各种脉冲的发生，仿真结果包含在文档中-To achieve a variety of pulse generation, simulation results included in the document
<张雨> 在 2025-02-23 上传 | 大小：232kb | 下载：0

[VHDL编程] 771VHDL

说明：VHDL学习的好的资料，内容全面，学习必备书籍-VHDL learning good information, comprehensive content, learning essential books
<gao> 在 2025-02-23 上传 | 大小：6.41mb | 下载：0

[VHDL编程] FLASH_

说明：flash的读写控制最终判断读写是否一致可用LED显示，构建基本模块-flash read and write control of the final judgment is consistent read LED display is available to build the basic module
<wang> 在 2025-02-23 上传 | 大小：2.23mb | 下载：0

[VHDL编程] source_code

说明：应用于可见光中的OOK调制，传1的时候传送一个周期正弦波，发0的时候传送1- Applied to the visible light in the OOK modulation, the transmission of a period of 1 times a sine wave, 0 of the time to send 1
<蒙> 在 2025-02-23 上传 | 大小：8kb | 下载：0

[VHDL编程] 60

说明：利用实验板实现模六十计数，即00—01—02—03—04—…59—00—01…，并在Basys2实验板的AN1~AN0与（LD7~LD0）上显示-Experimental plate to achieve mode 60 counts, namely 00-01-02-03-04- ... 59-00-01 ... AN1 ~ AN0 Basys2 experiment board with
<zcwl> 在 2025-02-23 上传 | 大小：284kb | 下载：0