[VHDL编程] LSFR design

说明：-- This testbench has been automatically generated using types std_logic and -- std_logic_vector for the ports of the unit under test. Xilinx recommends -- that these types always be used for the top-level I/O of a de
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[VHDL编程] Bootloader altera fpga sources

说明：Bootloader altera fpga sources
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[VHDL编程] VHDL for circle square

说明：vhdl code for print circle and square on monitor
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[VHDL编程] Verilog for simple alu

说明：Verilog for simple alu
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[VHDL编程] counter ex

说明：this is binary counter 4 example
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[VHDL编程] radix 4

说明：this is radix 4 butterfly example
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[VHDL编程] mux 4 x 1

说明：this is mux 4 x 1 example
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[VHDL编程] qam 16

说明：this is qam 16 example
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[VHDL编程] ram rw

说明：this is ram rw example
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[VHDL编程] comparator 8

说明：this is comparator 8 example
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[VHDL编程] shifter

说明：this is shifter code
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[VHDL编程] ALU unit

说明：this is ALU unit code
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