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[VHDL编程] shuzizhong
说明:数字钟设计,分别由一个24和60进制的计数器及显示模块组成。-It is about a design of digital clock,which is comprised a 24 and a 60 counting device and a display device<邓> 在 2025-02-08 上传 | 大小:1.16mb | 下载:0
[VHDL编程] TIM_DLY_LED
说明:可控单窄脉冲信号电源的FPGA实现的内部程序-Controllable single narrow pulse signal power FPGA implemented internal procedures<黄茂琴> 在 2025-02-08 上传 | 大小:1kb | 下载:0
[VHDL编程] Phase_Meter
说明:无正负的带显示的周期信号相位差测量实现的程序代码-Unsigned band show the periodic signal code phase measurement achieve<黄茂琴> 在 2025-02-08 上传 | 大小:1kb | 下载:0