[VHDL编程] DESalgorithmforfpgadesignsata

说明：利用fpga接sata的方案，在fpga进行des加密，难得的参考价值-Sata using fpga access program, conducted in fpga des encryption, unique reference
<tianzhen> 在 2025-02-09 上传 | 大小：3.57mb | 下载：0

[VHDL编程] 20100629001

说明：基于NetFPGA，实现路由转发的工程。在此工程中，可以修改路由表，实现多功能的路由功能。-Based NetFPGA, forwarding the project to achieve routing. In this project, can modify the routing table, routing capabilities to achieve multi-functional.
<lan> 在 2025-02-09 上传 | 大小：5.87mb | 下载：0

[VHDL编程] A_SystemC_Primer

说明：本书籍主要讲的是SYSTEMC也是一种硬件描述语言，此语言跟VERILOG和VHDL相比很多优点，尤其是在写测试代码方面。一共三本，希望对大家有帮助。-This book is mainly about SYSTEMC is also a hardware descr iption language, this language VERILOG and VHDL, compared with many advantages, parti
<songtao> 在 2025-02-09 上传 | 大小：5.71mb | 下载：0

[VHDL编程] fifo

说明：fifo 介绍了非常详细的fifo -fifo fifo described in great detail
<李博> 在 2025-02-09 上传 | 大小：549kb | 下载：0

[VHDL编程] dianzixianlu

说明：出租车计费器Verilog程序，比较简单的计费功能。-Taxi meter Verilog program, simple billing functions.
<李明> 在 2025-02-09 上传 | 大小：3.29mb | 下载：0

[VHDL编程] dialu

说明：补习一下电路基础知识,大家一起高设计水平!-Tutorial about the basics of the circuit, the high design standards with everyone!
<jen> 在 2025-02-09 上传 | 大小：994kb | 下载：0

[VHDL编程] VHDLqiangdaqi

说明：VHDL四路抢答器该任务分成七个模块进行设计，分别为：抢答器鉴别模块、抢答器计时模块、抢答器记分模块、分频模块、译码模块、数选模块、报警模块，最后是撰写顶层文件。-VHDL four Responder divided into seven modules of the design task, namely: Responder identification module, timing module Responder, Respo
<oyang> 在 2025-02-09 上传 | 大小：7kb | 下载：0

[VHDL编程] shuzipingluji

说明：基于EDA技术的数字频率计设计论文 我的毕设论文-The frequency meter EDA design thesis
<xingyao511> 在 2025-02-09 上传 | 大小：114kb | 下载：0

[VHDL编程] digitalclock

说明：课程设计的数字钟程序，模块化设计，简单易懂，对初学者应该很有帮助-Digital clock program curriculum design, modular design, easy to understand, should be helpful for beginners
<西红柿> 在 2025-02-09 上传 | 大小：175kb | 下载：0

[VHDL编程] mimasuo

说明：一道作业题目，串行密码锁的设计与实现，希望对大家有帮助-A job title, serial lock design and implementation, we want to help
<dsfdsf> 在 2025-02-09 上传 | 大小：1kb | 下载：0

[VHDL编程] convolution_encoder_VHDL

说明：卷积码编译码,由SERVICE、PSDU、TAIL和PAD域组成的DATA域应进行卷积编码，码率应根据所需的传输速率从R=1/2,2/3,3/4中选择-for 802.11a simulation WLAN FEC convolution_encoder g0=133 g1=171 Rate 0:1/2 1:2/3 2:3/4 for 802.11a simulation
<cslbetter> 在 2025-02-09 上传 | 大小：124kb | 下载：0

[VHDL编程] digital_clock1

说明：多功能数字钟 vhdl 具有报时功能-digital clock
<pfc> 在 2025-02-09 上传 | 大小：415kb | 下载：0