[VHDL编程] fenpin

说明：FPGA的一个分频程序，FPGA时钟频率问100MHz，进行100000000分频。-A sub-frequency program FPGA, FPGA clock frequency asked 100MHz, for 100 million frequency.
<陶志颖> 在 2025-02-09 上传 | 大小：2kb | 下载：0

[VHDL编程] dds_last

说明：用VHDL编写的DDS，实用简洁，利于学习交流-Prepared using VHDL DDS, practical simplicity, conducive to learning exchange
<zhuhaotian > 在 2025-02-09 上传 | 大小：642kb | 下载：0

[VHDL编程] elevator

说明：用verylog编的电梯控制程序,适用初学者练习实用verylog语言。-Program for elevator controling by using verylog HDL
<Rick> 在 2025-02-09 上传 | 大小：155kb | 下载：0

[VHDL编程] soccorrobo

说明：SOCCER-ROBOT DESIGN ON FPGA source code. The robot is triangle width 20 cm. height 15 cm. have 3 motor and control by L298 chip.
<Noah> 在 2025-02-09 上传 | 大小：13kb | 下载：0

[VHDL编程] jiaotongdeng

说明：我们设计一个简单的十字路*通灯。交通灯分东西和南北两个方向，均通过数码管和指示灯指示当前的状态。设两个方向的流量相当，红灯时间45s，绿灯时间40s，黄灯时间5s.-We design a simple traffic light intersection. West and East, and North-South traffic lights both directions, both through the digital c
<shenlina> 在 2025-02-09 上传 | 大小：28kb | 下载：0

[VHDL编程] bcdmaxianshiyiyunsuan

说明：设计一个四舍五入判别电路，其输入为8421BCD码，要求当输入大于或等于5时，判别电路输出是1，反之为0。-Design a rounded discrimination circuit, the input 8421BCD code requirements when the input is greater than or equal to 5, the discrimination circuit output is 1, oth
<shenlina> 在 2025-02-09 上传 | 大小：760kb | 下载：0

[VHDL编程] chunchuqidesheji

说明：在计算机系统中，一般都提供一定数量的存储器。在用FPGA实现的系统中，除可以使用FPGA本身提供的存储器资源外，还可以使用FPGA的外部扩充存储器。本实验要求设计一个32×8 RAM，如下图所示，它包含5位地址、8位数据口和一个写控制端口。-In the computer system, generally provide a certain amount of memory. FPGA implementation of the sy
<shenlina> 在 2025-02-09 上传 | 大小：882kb | 下载：0

[VHDL编程] fenpengqi

说明：偶数倍分频的原理十分简单，例如8分频率电路设计-Even multiple of the principle of frequency is very simple, such as 8 points Frequency Circuit
<shenlina> 在 2025-02-09 上传 | 大小：567kb | 下载：0

[VHDL编程] jiandandezuheluojidianlusheji

说明：四舍五入判别电路。 设计一个四舍五入判别电路，其输入为8421BCD码，要求当输入大于或等于5时，判别电路输出是1，反之为0。-Rounding discrimination circuit. Design a rounded discrimination circuit, the input 8421BCD code requirements when the input is greater than or equal to 5
<shenlina> 在 2025-02-09 上传 | 大小：13kb | 下载：0

[VHDL编程] jishuji

说明：将基本RS触发器，同步RS触发器，集成J-K触发器，D触发器同时集成一个FPGA芯片中模拟其功能，并研究其相互转化的方法。-The basic RS flip-flop, synchronous RS flip-flop, integrated JK flip-flop, D flip-flop while a FPGA chip analog integrated function, and to study their mutual
<shenlina> 在 2025-02-09 上传 | 大小：1.24mb | 下载：0

[VHDL编程] VHDL-diante-KONGZHI-CHENGXU

说明：一个VHDL电梯控制器的程序1、 每层电梯的入口处设有上下请求开关，电梯内设有乘客到达层次的停站请求开关。 2、 设有电梯所处位置指示装置及电梯运行模式（上升或下降）指示装置。 3、 电梯每秒升降一层。 4、 电梯到达有停站请求的楼层后，经过1s电梯打开，开门只是灯亮，开门4s后，电梯门关闭（关门指示灯灭），电梯继续运行，直至执行完请求信号后停在当前楼层。 5、 能记忆电梯内外的所以请求信号，并按
<liuchao> 在 2025-02-09 上传 | 大小：9kb | 下载：0

[VHDL编程] Karnaugh_Maps

说明：In the logic circuit design, we have to optimize the logic. On the one of method, it is used karnaugh map.-In the logic circuit design, we have to optimize the logic. On the one of method, it is used karnaugh map.
<male> 在 2025-02-09 上传 | 大小：47kb | 下载：0