[VHDL编程] buzzer

说明：向蜂鸣器发送一定频率的方波可以使蜂鸣器发出相应的音调，该实验通过设计一个状态机和分频 器使蜂鸣器发出"多来咪发梭拉西多"的音调。-A certain frequency to the buzzer to send a square wave can make the appropriate tone buzzer, the experiment by designing a state machine and the divider
<riversky> 在 2025-02-26 上传 | 大小：1kb | 下载：0

[VHDL编程] clock

说明：本实验实现一个能显示小时，分钟，秒的数字时钟。-The experimental realization of a can display hours, minutes, seconds, the digital clock.
<riversky> 在 2025-02-26 上传 | 大小：1kb | 下载：0

[VHDL编程] wannianli

说明：一款基于Verilog的ＦＰＧＡ万年历开发程序-A calendar based on Verilog, FPGA development process
<name chen> 在 2025-02-26 上传 | 大小：2kb | 下载：0

[VHDL编程] lagrange

说明：matlab源代码很有用那个的软件，配合许多电子软件使用-matlab source code
<乙炔> 在 2025-02-26 上传 | 大小：3kb | 下载：0

[VHDL编程] Practica_3

说明：SP converter in vhdl and counter and buffer
<max> 在 2025-02-26 上传 | 大小：2kb | 下载：0

[VHDL编程] DE3_User_manual

说明：ALtera公司的ED3开发板，用户手册，The DE3 board has plenty of features that allow users to implement a wide range of designed circuits.-The DE3 board has plenty of features that allow users to implement a wide range of designed circu
<leilei> 在 2025-02-26 上传 | 大小：4.99mb | 下载：0

[VHDL编程] fanquzheng

说明：计算机反取证技术研究嘿嘿 ，供出给大家学习-Computer Anti-Forensics, confessed to them to learn
<pow78781> 在 2025-02-26 上传 | 大小：157kb | 下载：0

[VHDL编程] ledxianshizidongjia

说明：数码管动态显示4位数字自动加 实现数码管的显示，4位自动加-LED dynamic display 4-digit automatic
<吴艳> 在 2025-02-26 上传 | 大小：13kb | 下载：0

[VHDL编程] shiyanliu

说明：在eda中利用vhdl语言编写程序，实现在液晶显示屏显示文字-In eda using vhdl language program to realize the text on the LCD display shows
<华山> 在 2025-02-26 上传 | 大小：326kb | 下载：0

[VHDL编程] 256MbDDR2

说明：对ise的应用进行了具体的描述，而且把一些我们未涉及的功能进行了介绍，是一本好书。-Ise the application of a specific descr iption, and we have not covered some features were introduced, is a good book.
<zhengjibin> 在 2025-02-26 上传 | 大小：2.33mb | 下载：0

[VHDL编程] counter

说明：这是带清零端的8位二进制计数器，是用verilog hdl语言编写的-This is the side with a clear 8-bit binary counter, is written with the verilog hdl
<郭小> 在 2025-02-26 上传 | 大小：19kb | 下载：0

[VHDL编程] SRAM_controller_of_FPGA

说明：视频处理源码，使用pdf格式输出，用的时候自解压，然后拷贝黏贴就行了。-`timescale 1ns/1ns module asyn_fifo(clk_wr,wr_en,clk_rd,rd_en,rst,din,full,empty,dout) input clk_wr,wr_en,clk_rd,rd_en,rst input[7:0] din output full,empty output[7:0] do
<YZX> 在 2025-02-26 上传 | 大小：58kb | 下载：0