[VHDL编程] 简易数字钟

说明：基于basys3的简易数字钟，可用于vivado开发环境入门，功能有计时和显示模块。(Basys3 based simple digital clock, vivado development environment can be used for entry, function, timing and display module.)
<三斤泽 > 在 2024-11-17 上传 | 大小：341kb | 下载：0

[VHDL编程] fpga很有价值的27实例

说明：为fpga初学者设计的基于fpga的27个简单实用的应用实例，(FPGA Application example)
<ltgg > 在 2024-11-17 上传 | 大小：1.22mb | 下载：0

[VHDL编程] dds1

说明：通过FPGA实现的，dds数字信号发生器，可产生正弦波，方波，锯齿波，三角波(DDS digital signal generator through FPGA, DDS digital signal generator, can produce sine wave, square wave, sawtooth wave, triangle wave)
<灏浩东 > 在 2024-11-17 上传 | 大小：8.72mb | 下载：0

[VHDL编程] 123

说明：3路输入，8路输出的译码器，利用FPGA,BASYS3板子实现该功能，文件已有源代码，仿真代码和约束文件。(3 way input, 8 way output decoder, using FPGA, BASYS3 board to achieve the function, the document already has source code, simulation code and constraint files.)
<智者。 > 在 2024-11-17 上传 | 大小：9kb | 下载：0

[VHDL编程] fir

说明：基于verilog的 FIR低通滤波器的实现(Implementation of FIR low pass filter based on Verilog)
<yaaaan > 在 2024-11-17 上传 | 大小：137kb | 下载：0

[VHDL编程] modelsim_10.1d破解工具

说明：modelsim_10.1d破解工具 modelsim_10.1d破解工具(modelsim_10.1d crack tools)
<email126address > 在 2024-11-17 上传 | 大小：510kb | 下载：0

[VHDL编程] add

说明：verilog实现的完整的加法器，包括测试文件等(Verilog implements a complete adder, including test files)
<inchange > 在 2024-11-17 上传 | 大小：1.47mb | 下载：0

[VHDL编程] fadder_1

说明：利用quartus9.0编写的半加器程序，自己亲手设计，能有效运行出结果(Quartus9.0 prepared by the semi adder program, personally designed to effectively run the results)
<wqjms > 在 2024-11-17 上传 | 大小：77kb | 下载：0

[VHDL编程] hadder_1

说明：用quartus9.0编写的一位全加器，自己设计，能有效运行出结果(Written in quartus9.0 with a full adder, their own design, can effectively run the results)
<wqjms > 在 2024-11-17 上传 | 大小：74kb | 下载：0

[VHDL编程] fadder_4

说明：利用quartus9.0中元器件模块设计的四位全加器，能运行出结果(Quartus9.0 binary device using the design of four bit full adder, can run the results)
<wqjms > 在 2024-11-17 上传 | 大小：99kb | 下载：0

[VHDL编程] fadder_4v

说明：利用quartus9.0中verilog语言实现的四位全加器，亲测有效(Using quartus9.0 Verilog language to achieve the four bit full adder, pro test effective)
<wqjms > 在 2024-11-17 上传 | 大小：92kb | 下载：0

[VHDL编程] pipelined_fft_256

说明：verilog编写的并行256点fft代码(Verilog prepared parallel 256 points fft code)
<lionsde > 在 2024-11-17 上传 | 大小：216kb | 下载：0