[VHDL编程] PS2

说明：PS2鼠标键盘协议 PDF 和相关程序-PS2 mouse and keyboard protocol PDF and related procedures
<maiwg2004> 在 2025-03-15 上传 | 大小：709kb | 下载：0

[VHDL编程] dds

说明：基于fpga的数字移相信号发生器，本文设计的数字相移信号发生器以直接数字频率合成（DDS）技术为核心，用现场可编程门阵列（FPGA）来实现频率和相位的预置和改变，并完成信号的频率和相位差显示。设计中采用的是直接数字频率合成（DDS）技术-Fpga-based Digital Signal Generator shift, the paper design of digital phase-shift signal generator f
<于纲纲> 在 2025-03-15 上传 | 大小：16kb | 下载：0

[VHDL编程] fsks-vhdl

说明：基于fpga的fsk调制解调，充分利用数字器件的数字特性。-The fsk fpga-based modem, the number of full use of digital devices characteristics.
<cfx> 在 2025-03-15 上传 | 大小：10kb | 下载：0

[VHDL编程] led_flow

说明：利用状态机来实现8为的跑马灯，时间间隔为1S，输入的时钟为50MHz。-Use of state machine 8 in order to Marquee, the time interval for the 1S, the input clock is 50MHz.
<仝信> 在 2025-03-15 上传 | 大小：1kb | 下载：0

[VHDL编程] cc

说明：彩灯控制器，可以实现led二极管的循环亮灯-Lantern controller, can the cycle of light led diode
<zhangy> 在 2025-03-15 上传 | 大小：233kb | 下载：0

[VHDL编程] test4

说明：4乘4键盘扫描的控制代码，可以实现对按键的七段数码管显示-4 by 4 keypad control code scanning, can be achieved on the seven-segment digital display keypad
<zhangy> 在 2025-03-15 上传 | 大小：224kb | 下载：0

[VHDL编程] file

说明：PAL-VGA格式转换器的设计,内部包含实现的FPGA代码-PAL-VGA format converter design, the internal code contains the implementation of the FPGA
<lipeng> 在 2025-03-15 上传 | 大小：7.42mb | 下载：0

[VHDL编程] DDS_12B

说明：基于EP2C5T144的FPGA的12位频率控制字和12位相位控制字的DDS源代码-FPGA-based EP2C5T144 of frequency control word 12-bit and 12-bit phase control word of the DDS source code
<周奕> 在 2025-03-15 上传 | 大小：3.4mb | 下载：0

[VHDL编程] RAMaddressGenerator

说明：基于FPGA（EP2C5T144开发板）的RAM的地址发生器，初学者适用-Based on FPGA (EP2C5T144 development board) RAM address generator for beginners
<周奕> 在 2025-03-15 上传 | 大小：260kb | 下载：0

[VHDL编程] VGA

说明：改源码是采用VERILOG编写的驱动VGA显示屏的，能显示彩条和方格，是FPGA学习的好资料-Change the VERILOG source code is written using VGA display driver, and can display color bars and squares, is good information to learn FPGA
<宫晓鹏> 在 2025-03-15 上传 | 大小：2.15mb | 下载：0

[VHDL编程] ch01

说明：1 bit comparator Consider a 1-bit equality comparator with two inputs, i 0 and ii, and an output, eq. The eq signal is asserted when i0 and il are equal truth table: input output iOil eq 0 0 1 0 1 0 1
<Neeraj Sharma> 在 2025-03-15 上传 | 大小：1kb | 下载：0

[VHDL编程] ISO-8859-1__chap1_121

说明：This is informative for the beginners in verilog
<Ahsan Shah> 在 2025-03-15 上传 | 大小：187kb | 下载：0