[VHDL编程] a2

说明：verilog实验：占空比1:2:1的周期波形-verilog experiment: waveform duty cycle 1:2:1
<zyx> 在 2025-03-17 上传 | 大小：29kb | 下载：0

[VHDL编程] vhdl4

说明：verilog实验：输入输出都是4为2进制数的8位数字选择器-verilog experiment: inputs and outputs are 4 to 2 8-bit hexadecimal number selector
<zyx> 在 2025-03-17 上传 | 大小：47kb | 下载：0

[VHDL编程] Test

说明： xilinx PIO示例程序源码，基于Vitex5 FPGA生成的IP。-xilinx PIO sample program source code, generated Vitex5 FPGA-based IP.
<hanfei> 在 2025-03-17 上传 | 大小：6.37mb | 下载：0

[VHDL编程] ourdev_536218

说明：利用 MAX II CPLD 实现移动 SDRAM 接口-Using MAX II CPLD to implement mobile SDRAM Interface
<LQH> 在 2025-03-17 上传 | 大小：188kb | 下载：0

[VHDL编程] xapp1002

说明： xilinx利用chipscope调适PCIe Endpoint IP的说明文档与源文件。-xilinx use chipscope adjustment PCIe Endpoint IP for documentation and source files.
<hanfei> 在 2025-03-17 上传 | 大小：49kb | 下载：0

[VHDL编程] xapp1022

说明： xilinx FPGA利用MET平台测试PCIe IP核的说明文档与源文件、-xilinx FPGA platform testing by MET PCIe IP core documentation and source files
<hanfei> 在 2025-03-17 上传 | 大小：12.88mb | 下载：0

[VHDL编程] LCD

说明：实现vhdl语言中的一系列功能和方式方法。具体的功能是lcd实现的编译和仿真。-it can do d function as lcd.
<路超> 在 2025-03-17 上传 | 大小：228kb | 下载：0

[VHDL编程] Pregunta01

说明：vhdl quartus maquina estados mealy vhdl quartus maquina estados mealy moore vhdl quartus maquina estados mealy moore vhdl quartus maquina estados mealy moore-vhdl quartus maquina estados mealy vhdl quartus maquina estad
<liz_8291> 在 2025-03-17 上传 | 大小：174kb | 下载：0

[VHDL编程] Abus_fifo_ram_V1

说明：该模块是基于verilog语言编写的双口ram模块，可将该该模块作为缓存模块使用-surpost ram write/read
<杨春> 在 2025-03-17 上传 | 大小：1kb | 下载：0

[VHDL编程] vhdl_16CPU

说明：16位CPU设计，采用VHDL语言，自带测试汇编语言，能实现基本运算和移位、跳转等操作-16-bit CPU design, using VHDL language, self-test assembly language, to achieve the basic operations and shift operations such as jump
<戈多> 在 2025-03-17 上传 | 大小：962kb | 下载：0

[VHDL编程] FPGA-based--DC-speed-controller

说明：针对某船舶模型定位系统中调速电机，以FPGA(现场可编程门阵列)为控制器，采用数字比例积分调节器实现电机的速度控制算法，设计出数字化调速控制器-Positioning system for a ship model in the motor speed, the FPGA (field programmable gate array) for the controllers, proportional integral regulato
<史夏波> 在 2025-03-17 上传 | 大小：111kb | 下载：0

[VHDL编程] loop-HELLO

说明：8位数码管循环显示HELLO.采用不同的延时时间，让数码管上HELLO,左右显示时的时间不同-8-bit digital control loop shown HELLO. With different delay time on the digital control HELLO, display different times around
<刘达> 在 2025-03-17 上传 | 大小：374kb | 下载：0