资源列表
[VHDL编程] Sine-Wave-inverter-using-8051
说明：sine wave inverter using 8951 microcontroller<Mismail> 在 2025-03-19 上传 | 大小：17kb | 下载：0
[VHDL编程] verilog_program_synthesis
说明：verilog program and synthesis<zhou> 在 2025-03-19 上传 | 大小：30kb | 下载：0
[VHDL编程] 1_090303100007
说明：verilog tech for introducting the veriolg language, just for studying, not used for other occasion, thx for using this sample<zhou> 在 2025-03-19 上传 | 大小：291kb | 下载：0
[VHDL编程] Traffic_Light
说明：用VHDL实现交通灯设计里面有工程和源码-Design with VHDL implementation of traffic lights there are projects and source code<wuzongjie> 在 2025-03-19 上传 | 大小：3.04mb | 下载：0
[VHDL编程] Verilog-based-video-capture-source
说明：基于XILINX的XST3开发板的视频采集源码，代码详细，已经测试通过-XILINX' s XST3 development board based on the video capture source code in detail, has been tested<tiger> 在 2025-03-19 上传 | 大小：141kb | 下载：0
[VHDL编程] verilogfile
说明：设计一个同步FIFO，该FIFO 深度为16，每个存储单元的宽度为8 位，要求产生FIFO 为 空、满、半满、溢出标志。请采用可综合的代码风格进行编程。-16*8bit fifo<James> 在 2025-03-19 上传 | 大小：2kb | 下载：4
[VHDL编程] verilogfile
说明：四选一MUX 电路。作为寄存器或者其他电路的输入选择控制。也是ASIC 设计中的基本门电路之一。-4-1 MUX, used as register or input controller.<James> 在 2025-03-19 上传 | 大小：3kb | 下载：0
[VHDL编程] verilogfile
说明：现有16 位寄存器。初始值为0。每个时钟周期寄存器的值会左移1位，并且将输入的数据data_in 作为寄存器的最低位，寄存器原来的最高位将被丢弃。要求每个周期实时输出该16 位寄存器对7 求余的余数data_out[3:0]。-16-bit mod-7 divider.<James> 在 2025-03-19 上传 | 大小：702kb | 下载：0
[VHDL编程] Verilog-Digital-System-Design
说明：Verilog数字系统设计——RTL综合.测试平台与验证 书中的所有源代码-Verilog Digital System Design- RTL synthesis. Test and verification platform for all the source code for the book<鲁智深> 在 2025-03-19 上传 | 大小：8.48mb | 下载：0
[VHDL编程] -FPGA-digital-processor
说明：基于FPGA的数字视频信号处理器设计，用与出路各种不同数字信号-The digital video signal based on FPGA, with processor design way out various digital signals<舍得> 在 2025-03-19 上传 | 大小：144kb | 下载：0