资源列表
[VHDL编程] a-new-mthod-of-cic3_decimator
说明:一种CIC滤波器的实现方法,包括以下步骤:将数据信号输入一梳状滤波器组进行滤波,所述梳状滤波器组由若干梳状滤波器级联而成;将滤波后的数据信号输入一保持器;将保持器输出的数据信号经一积分器组输出,所述积分器组由若干积分器级联而成,与所述梳状滤波器组的级数相同。一种CIC滤波器,包括:梳状滤波器组,由若干梳状滤波器级联而成;积分器组,由若干积分器级联而成;保持器,串联在最后一级梳状滤波器的输出端和第一级积分器的输入端之间。-a new me<罗辉> 在 2025-04-03 上传 | 大小:1kb | 下载:0
[VHDL编程] oc_i2c_master
说明:IIC总线的控制VHDL源代码以及说明,在Quartus2中能够生成对应的IP核-the IIC bus control VHDL source code and ,Quartus2 can create the corresponding IP in nuclear<陶文辉> 在 2025-04-03 上传 | 大小:203kb | 下载:0
[VHDL编程] inputoutput
说明:this code is simulation for input and output into VHDL, you can run at ModelSim and see the signal Wave<rino> 在 2025-04-03 上传 | 大小:1kb | 下载:0
[VHDL编程] Digital-Responder
说明:数字抢答器① 用EDA实训仪的I/O设备和PLD芯片实现智能电子抢答器的计。 ② 智能电子抢答器可容纳4组参赛者抢答,每组设一个抢答钮。 ③ 电路具有第一抢答信号的鉴别和锁存功能。在主持人将复位按钮按下后开始抢答,并用EDA实训仪上的八段数码管显示抢答者的序号,同时扬声器发出“嘟嘟”的响声,并维持3秒钟,此时电路自锁,不再接受其他选手的抢答信号。 ④ 设计一个计分电路,每组在开始时设置为100分,抢答后由主持人计分,答对一次<wtm_dxyb> 在 2025-04-03 上传 | 大小:2.09mb | 下载:0
[VHDL编程] urisc_2011
说明:这是一个urisc的作业,用于搭建一个单指令的处理器,-This is a urisc job, build a single instruction for the processor,<张铖> 在 2025-04-03 上传 | 大小:3kb | 下载:0
[VHDL编程] state_FPGA
说明:基于FPGA的状态机,应用于高速A/D采样上,通过测试-FPGA-based state machine, used in high-speed A / D sampling, the test<宋珂> 在 2025-04-03 上传 | 大小:263kb | 下载:0