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[VHDL编程ac_acquire

说明:ads127l01串联模式,串联了两个芯片,此时最大采样率不能用。osr的值为 01,10,11.(Ads127l01 series mode, in series with two chips, at this time the maximum sampling rate can not be used. The value of OSR is 01, 10, 11.)
<纷飞血 > 在 2024-11-17 上传 | 大小:1kb | 下载:1

[VHDL编程LCD12864程序模块

说明:向单片机里输入上述程序,实现驱动LCD的功能(Singlechip input to the above procedures, to achieve the driving function of LCD)
<白马啸西风 > 在 2024-11-17 上传 | 大小:5kb | 下载:0

[VHDL编程fft fpga

说明:please copy this file very very good source code!!!!
<jmc1988625 > 在 2024-11-17 上传 | 大小:59kb | 下载:0

[VHDL编程ex_DDS

说明:基于Verilog语言实现DDS(数字频率合成器)的设计,有完整的工程设计代码和仿真脚本(Verilog language based on DDS (digital frequency synthesizer) design, there is a complete engineering design code and simulation scr ipts)
<WaaDee > 在 2024-11-17 上传 | 大小:7.16mb | 下载:0

[VHDL编程编译xilinx 库步骤

说明:关于编译xilinx 软件库的详细步骤,很有帮助。(Compile the steps for the Xilinx Library)
<WaaDee > 在 2024-11-17 上传 | 大小:602kb | 下载:0

[VHDL编程verilog_IEEE官方标准手册-2005_IEEE_P1364

说明:verilog_IEEE官方标准手册,内部有详细的介绍。(Verilog_IEEE official standard manual, the internal details.)
<WaaDee > 在 2024-11-17 上传 | 大小:2.04mb | 下载:0

[VHDL编程32位CPU IVERILOG源码

说明:介绍在FPGA中如何实现32位CPU涉及到额 IVERILOG源码(Describes how to implement 32 bit CPU in FPGA, involving the amount of IVERILOG source code)
<WaaDee > 在 2024-11-17 上传 | 大小:75kb | 下载:0

[VHDL编程A4_Clock_Top

说明:24小时制数字时钟,可自行调节时间,能暂停。(24 hours digital clock, can adjust time, can pause.)
<Hardware-engineer > 在 2024-11-17 上传 | 大小:3.62mb | 下载:0

[VHDL编程A4_Uart_Top

说明:提供一般FPGA开发板的Uart通讯协议(Provides the Uart communication protocol for the general FPGA development board)
<Hardware-engineer > 在 2024-11-17 上传 | 大小:6.3mb | 下载:0

[VHDL编程蓝牙程序

说明:sdaddaddadacaczccsdDDAFCAFAFA(ascacaavavavaDADASDAFAVAVVA)
<hahachi > 在 2024-11-17 上传 | 大小:1.84mb | 下载:0

[VHDL编程四通道DDS信号发生器

说明:四通道DDS信号发生器,很好用的代码,大家一起分享(Four-channel DDS signal generator)
<sauno > 在 2024-11-17 上传 | 大小:6.48mb | 下载:0

[VHDL编程UART_FPGA

说明:使用VHDL写的UART收发模块,测试功能正常(Using VHDL to write the UART transceiver module)
<BY冬子 > 在 2024-11-17 上传 | 大小:144kb | 下载:0
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