资源列表
[VHDL编程] full_adder_44
说明：full adder 4x4 for spartan 3 fpga<Omar Pont> 在 2025-04-23 上传 | 大小：123kb | 下载：0
[VHDL编程] switch_rot
说明：switch rotator fsm for spartan 3 fpga in verolog leanguage<Omar Pont> 在 2025-04-23 上传 | 大小：181kb | 下载：0
[VHDL编程] e_clock
说明：(1) 具有时、分、秒计数功能，且以24小时循环计时； (2) 计时结果要用6个数码管分别显示时、分、秒的十位和个位 -clock can show time on 24hours,also can show it on h,min and sec<Arenas Wang> 在 2025-04-23 上传 | 大小：37kb | 下载：0
[VHDL编程] div_verilog
说明：基于二进制移位用verilog实现除法的两种方法-Shift based on the binary division with verilog two methods to achieve<yangchao> 在 2025-04-23 上传 | 大小：170kb | 下载：0
[VHDL编程] exp1.3_decoder3_8
说明：用VHDL及verylog语言实现3_8译码器的功能，可以在Quartus II上实现-Using VHDL and verylog language 3_8 decoder function, you can achieve in Quartus II<davidye> 在 2025-04-23 上传 | 大小：262kb | 下载：0
[VHDL编程] exp1.2_priencoder8_3
说明：用VHDL及verylog语言设计一个8_3优先编码器，可以在Quartus II中仿真-Language Design with VHDL and verylog a 8_3 priority encoder, the Quartus II simulation in<davidye> 在 2025-04-23 上传 | 大小：272kb | 下载：0
[VHDL编程] exp1.5_mux8_1
说明：用VHDL及verylog语言设计一个8选一数据选择器，可以在Quartus II中仿真-Language Design with VHDL and verylog a 8-to-one data selector, you can simulate in the Quartus II<davidye> 在 2025-04-23 上传 | 大小：275kb | 下载：0
[VHDL编程] exp1.7_adder
说明：用VHDL及verylog语言设计一个加法器，可以在Quartus II中仿真-Language Design with VHDL and verylog an adder, in the Quartus II simulation<davidye> 在 2025-04-23 上传 | 大小：253kb | 下载：0
[VHDL编程] exp1.8_Dflipflop
说明：用VHDL及verylog语言设计一个D触发器，可以在Quartus II中仿真-Language Design with VHDL and verylog a D flip-flop, the Quartus II simulation in<davidye> 在 2025-04-23 上传 | 大小：267kb | 下载：0
[VHDL编程] Spartan-6-LX9-Microboard-UserGuide
说明：XILINX SPARTAN-6 LX9 MICROBOARD FPGA DEMOBOARD FORM AVNET USER GUIDE<Alex> 在 2025-04-23 上传 | 大小：671kb | 下载：0