[VHDL编程] bijiaoqi

说明：verilog 9位数 3乘3 窗口比较器
<左振鹏> 在 2025-03-17 上传 | 大小：1.16mb | 下载：0

[VHDL编程] decode3to8

说明：一个简单的3-8译码器，verilog语言文件-Simple 3-8 decoder, Verilog language
<李彦超> 在 2025-03-17 上传 | 大小：1.27mb | 下载：0

[VHDL编程] fenpin

说明：一个简单的分频器，可实现时钟分频，可修改参数实现不同分频-A simple divider, clock divider, can modify the parameters to achieve different divider
<李彦超> 在 2025-03-17 上传 | 大小：1.33mb | 下载：0

[VHDL编程] FPGA

说明：个人认为是一个非常实用的FPGA入门教程，非常适合初学者学习-Personally think it is a very practical FPGA Tutorial, very suitable for beginners to learn
<李彦超> 在 2025-03-17 上传 | 大小：578kb | 下载：0

[VHDL编程] fangbo

说明：一个可切换分频的时钟分频器的verilog语言，可根据具体情况修改参数实现不同的分频-A switchable clock divider divider verilog language, modify the parameters according to the specific circumstances of different sub-frequency
<李彦超> 在 2025-03-17 上传 | 大小：1.25mb | 下载：0

[VHDL编程] FPGA

说明：xilinx培训教程以及ISE使用教程 ISE是一个很好的FPGA开发软件
<孙丽国> 在 2025-03-17 上传 | 大小：5.72mb | 下载：0

[VHDL编程] can2rs232

说明：can转TTL RS232 介绍及源码分享-can to ttl and rs232 codes
<肖鹏辉> 在 2025-03-17 上传 | 大小：229kb | 下载：0

[VHDL编程] jiafa

说明：基于QUTER的VHDL言语的加法器设计-Based on the words of the QUTER VHDL adder design
<shenlina> 在 2025-03-17 上传 | 大小：126kb | 下载：0

[VHDL编程] SR

说明：基于QUTER的ST器的VHDL语言设计！-Based on the QUTER ST device VHDL language design!
<shenlina> 在 2025-03-17 上传 | 大小：94kb | 下载：0

[VHDL编程] shiyan2a

说明：计算机网络组成实验的QUTER的VHDL的程序组列！-The computer network consisting of the experiment QUTER VHDL program group row!
<shenlina> 在 2025-03-17 上传 | 大小：434kb | 下载：0

[VHDL编程] lighting

说明：This road signal controller. highway and contry road controlling. goooooood!! FULL Verilog source.-This is road signal controller. highway and contry road controlling. goooooood!! FULL Verilog source.
<choijinsol> 在 2025-03-17 上传 | 大小：28kb | 下载：0

[VHDL编程] compare

说明：verilog两个数的比较，由加法器改编而来-verilog comparison
<贺恩力> 在 2025-03-17 上传 | 大小：1kb | 下载：0