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[VHDL编程] PipelineCPU
说明:用Verilog HDL语言或VHDL语言来编写,实现多周期CPU设计。能够完成以下二十二条指令。(均不考虑虚拟地址和Cache,并且默认为大端方式): add rd, rs, rt addu rd, rs, rt addi rt, rs, imm addiu rt, rs, imm sub rd, rs, rt subu rd, rs, rt nor rd, rs, rt xori rt, rs, im<徐帆> 在 2025-03-15 上传 | 大小:4.84mb | 下载:0
[VHDL编程] signal-generator
说明:本文描述了双通道信号发生器的研制,利用FPGA来实现这项功能-with the use of FPGA technology to realize signal generator<杨阳> 在 2025-03-15 上传 | 大小:162kb | 下载:0
[VHDL编程] ug_avalon_verification
说明:Avalon Verification IP Suite verification userguide<aravind> 在 2025-03-15 上传 | 大小:23kb | 下载:0
[VHDL编程] 091220111singalcpu
说明:用verilog HDL语言或者VHDL语言来编写,实现单周期CPU的设计。能够完成以下十六条指定: add rd, rs, rt addu rd, rs, rt addi rt, rs, imm addiu rt, rs, imm sub rd, rs, rt subu rd, rs, rt nor rd, rs, rt xori rt, rs, imm clo clz slt rd, rs<徐帆> 在 2025-03-15 上传 | 大小:9.09mb | 下载:0
[VHDL编程] RGB-to-yuv422
说明:verilog语言写的视频数据处理相关的代码。实现功能为将RGB数据转化为BT656数据。-verilog language to write video data processing related to the code. Functions for the RGB data into the BT656 data.<张旭辉> 在 2025-03-15 上传 | 大小:2kb | 下载:1
[VHDL编程] CPU-project
说明:硬件实验 设计一个给定指令系统的处理器 支持多条指令带进位和不带进位的ADD,SUB,OR, AND, MOV, MVI, STA, LDA, JZ, JMP,清零等等,内有设计报告-Hardware experiment,design a CPU with the command following:SUB,OR, AND, MOV, MVI, STA, LDA, JZ, JMP,clear, and so on.There is a<Seven> 在 2025-03-15 上传 | 大小:23kb | 下载:0
[VHDL编程] vga_juxing
说明:源码要求为至少5个C或Java源码或其他好源码或编程学习资料源码要求为至少5个C或Java源码或其他好源码或编程学习资料-vhdl of mansiter are you ok understandvhdl of mansiter are you ok understand vhdl of mansiter are you ok understand vhdl of mansiter are you ok understand vhdl<廖开杰> 在 2025-03-15 上传 | 大小:374kb | 下载:0
[VHDL编程] Performance-Analysis-of-(63-56)-Bch-Code-Using-mu
说明:BCh code for error correction contro-BCh code for error correction controll<Amit> 在 2025-03-15 上传 | 大小:3.94mb | 下载:0