[VHDL编程] counter60

说明：60位计数器，用于倒计时，计时满后有进位。可用于CPLD交通灯设计计时-60 counter
<shanshan lei> 在 2025-03-14 上传 | 大小：50kb | 下载：0

[VHDL编程] Dchufaqi

说明：D触发器，移位寄存器，二进制转化器的verilog语言程序-D flip-flops, shift registers, binary converter verilog language program
<陈晗卿> 在 2025-03-14 上传 | 大小：50kb | 下载：0

[VHDL编程] luojidianlu

说明：一些复杂逻辑电路的设计，状态机的verilog的程序语言-The design of complex logic circuits, the state machine of the verilog programming language
<陈晗卿> 在 2025-03-14 上传 | 大小：50kb | 下载：0

[VHDL编程] VHDL-SPI-Module

说明：This an small program which write in VHDL it is mainly used to read/write serial data by SPI model -This is an small program which write in VHDL it is mainly used to read/write serial data by SPI model
<bob lee> 在 2025-03-14 上传 | 大小：50kb | 下载：0

[VHDL编程] scan2

说明：数码管扫描显示，两位数码管显示，当扫描频率高时就是静态显示。-Digital the tube scan display, two digital tube display is a static display, high scanning frequency.
<zhangyingmming> 在 2025-03-14 上传 | 大小：50kb | 下载：0

[VHDL编程] jishuqi

说明：verilog计数器，很实用，很经典，实际测试过的，免费下载吧，-verilog counter, very practical, very classic, the actual test, Free!
<郭亮> 在 2025-03-14 上传 | 大小：50kb | 下载：0

[VHDL编程] VHDL_qicheweideng

说明：VHDL语言，汽车尾灯的设计 设计说明：共6个尾灯，汽车正常行驶时，6个灯全灭； 左转时，左边3个灯从右到左依次亮灭； 右转时，右边3个灯从左到右依次亮灭； 刹车时，车灯全亮；故障时，全部闪烁。 -VHDL language, the design of the design of the taillights Descr iption: six taillights, the normal running of t
<李俊杰> 在 2025-03-14 上传 | 大小：50kb | 下载：0

[VHDL编程] cummings_final

说明：著名verilog培训专家communing写的一个非常好电路逻辑设计的一些规范-Famous verilog training expert communing write a very good circuit logic design specification
<王dl> 在 2025-03-14 上传 | 大小：50kb | 下载：0

[VHDL编程] fuwei

说明：复位算法，在不同芯片中，拷入芯片内的程序需要复位，因此本算法适合复位-Reset algorithm, chip program copyed into the chip needs to be reset, the algorithm is suitable for reset
<王萌> 在 2025-03-14 上传 | 大小：50kb | 下载：0

[VHDL编程] fsk

说明：简单的FSK程序，并且经过了ModelSim检验-FSK simple procedure, and after a ModelSim test
<honglei> 在 2025-03-14 上传 | 大小：50kb | 下载：0

[VHDL编程] Twobits-Adder

说明：Two bits Adder, this code allows add two bits variables using switches of FPGA, the result is shown in seven segments display. Include seven segments decoder module. The program was verified using BASYS 2 FPGA.
<dokuro> 在 2025-03-14 上传 | 大小：50kb | 下载：0

[VHDL编程] test

说明：利用xilinx公司开发的vivado平台中的IP核-rom，实现存储(Using IP core -rom in vivado platform developed by Xilinx, storage is implemented.)
<薇> 在 2025-03-14 上传 | 大小：50kb | 下载：0