[VHDL编程] 51CTODATALAYERPRODUCE

说明：华为对于数据链路协议的介绍，对于初学者或有意了解华为的人，有很大的帮助。-Huawei for the introduction of data link protocol, a great help for beginners or people interested in understanding the Huawei.
<龙永清> 在 2025-03-06 上传 | 大小：369kb | 下载：0

[VHDL编程] fpgadds

说明：fpga的控制dds的程序，平率控制字及控制寄存器的控制-fpga control dds procedures, flat rate control word and control of the control register
<章灵> 在 2025-03-06 上传 | 大小：1kb | 下载：0

[VHDL编程] vga_dis

说明：verilog语言实现VGA接口显示，可以在显示器上显示几种图片，可以直接在quartus2上运行-verilog language display, VGA interface can display several pictures on the monitor, you can run directly in quartus2
<刘佳富> 在 2025-03-06 上传 | 大小：414kb | 下载：0

[VHDL编程] verilog-beijingdaxue

说明：资料北大 fpga verilog 课件 内部资料 -FPGA verilog
<吴巍> 在 2025-03-06 上传 | 大小：1.54mb | 下载：0

[VHDL编程] mini1608_V2

说明：基于STC12c的电子钟，12mHz晶振，16*08点阵-STC12c-based electronic clock, 12mHz crystal, 16* 08 dot matrix
<歌月十夜> 在 2025-03-06 上传 | 大小：109kb | 下载：0

[VHDL编程] Frequency_counter

说明：频率计，带复位，先产生一个持续时间为一秒的的闸门信号，后计数开始，显示在LED上-Frequency counter with reset gate signal to produce a duration for the second, after the counting began, and displayed on the LED
<lpl> 在 2025-03-06 上传 | 大小：2kb | 下载：0

[VHDL编程] DE2_70_NET

说明：完成FPGA的网络通信，使用DM9000网络芯片 IP核，非常全面-DE2_70_NET，DM9000，can be used for communication with internet
<ALVA> 在 2025-03-06 上传 | 大小：4.65mb | 下载：0

[VHDL编程] reaction-time_FPGA_Verilog

说明：基于FPGA的反应时间测试机——verilog HDL-Based on the reaction time test machine in the FPGA- Verilog the HDL
<Jackson> 在 2025-03-06 上传 | 大小：3kb | 下载：0

[VHDL编程] Choosing-signal-generator

说明：基于FPGA的模拟信号源设计（中英文翻译） CPLD 信号发生器 频率捷变 无线电-FPGA signal generator frequency-agile
<沈曙明> 在 2025-03-06 上传 | 大小：93kb | 下载：0

[VHDL编程] LCD-ok

说明：Hi, please open my account
<qazwsx2929> 在 2025-03-06 上传 | 大小：218kb | 下载：0

[VHDL编程] dds_vhdl

说明：DDS的VHDL程序，相当好，值得下载，共享才是王道-DDS, VHDL program is quite good, worth downloading, sharing is king
<cheng> 在 2025-03-06 上传 | 大小：1kb | 下载：0

[VHDL编程] fsk_tz

说明：vhdl实现FSK调制，本次毕业设计的数据速率 1.2kb/s，要求产生一个1.2kHz的正弦信号，对正弦信号每周期取100个采样点，因此要求产生3个时钟信号：1.2kHz（数据速率）、120kHz（产生1.2kHz正弦信号的输入时钟）、240kHz（产生2.4kHz正弦信号的输入时钟）。基准时钟已由一个外部时钟120MHz提供，要得到前面三种时钟，就需要首先设计一个模50的分频器产生240kHz信号，再设计一个二分频器，生产一个120
<杨> 在 2025-03-06 上传 | 大小：1kb | 下载：0