[VHDL编程] series_rxd_timing

说明：接收异步串口数据，将数据写到接收fifo中，可设置超时来接收多字节数据，当设置超时时间内未出现数据，ready信号有效，表示接收完整数据包，可从fifo中读取数据。-Receive asynchronous serial data, the data is written to the receiving fifo, you can set the timeout to receive multi-byte data, set the
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[VHDL编程] UltraSensor-Vram-V8

说明：Verilog语言编写的FPGA程序，有串口收发引擎代码，AD初始化采集代码,键盘扫描代码-FPGA Verilog language program, a serial port transceiver engine code, AD initialization acquisition code, the keyboard scan codes
<guowuye> 在 2025-02-10 上传 | 大小：2.27mb | 下载：0

[VHDL编程] RAM_VHDL

说明：用VHDL描述了一个32KBit的独立的读写时钟、使能、地址的双口RAM，-VHDL descr iption of a 32KBit with independent read and write clock, enable, address the dual-port RAM,
<dengyaohui> 在 2025-02-10 上传 | 大小：1kb | 下载：0

[VHDL编程] MULTIPLICATER_AND_ADDER

说明：本程序描述了实现函数y=ax+b（a和b 都为小于1的8bit小数）的硬件电路描述，最后得到的结果只取了整数部分，为8 bit输出，并且对小数部分四舍五入了。-This procedure describes the implementation function y = ax+b (a and b are less than 1 8bit decimal) descr iption of the hardware circuit, t
<dengyaohui> 在 2025-02-10 上传 | 大小：1kb | 下载：0

[VHDL编程] modelsim-run-one-step--Error-

说明：用modesim仿真的时候会出现只运行了一步就不动了，显示"# ** Error: (vsim-3601) Iteration limit reached at time 0 ps."的解决方法。-With modesim simulation run only when there will be a step not move, display " #** Error: (vsim-3601) Iteration limit
<dengyaohui> 在 2025-02-10 上传 | 大小：6kb | 下载：0

[VHDL编程] CS5361_DAT

说明：CS5361 ADC 驱动程序,其中还有时钟部分,这里是数据采集部分. 使用VerilogHDL编写,在Libero中编译,使用Actel芯片测试通过.-CS5361 ADC drivers, of which there are clock parts, here is the data collection using VerilogHDL written, compiled in Libero using Actel chip
<王刚> 在 2025-02-10 上传 | 大小：1kb | 下载：0

[VHDL编程] keshe

说明：也许是一个比较有用的数码骰子。。经过随机数然后进行数码管显示-Perhaps a more useful digital dice. . After a random number and then the digital display
<wang> 在 2025-02-10 上传 | 大小：23kb | 下载：0

[VHDL编程] lab4_project

说明：lab4中基于ISE的lab4实验的程序源代码，这里使用的是ISE13.4的版本-lab4 in ISE-based lab4 experimental program source code, here is the version ISE13.4
<周宏宽> 在 2025-02-10 上传 | 大小：2.75mb | 下载：0

[VHDL编程] RUILI

说明：均匀相位的瑞利衰落信道matlab仿真程序，并附有详细注释-Uniform phase Rayleigh fading channel matlab simulation program, together with detailed notes
<潘斯琦> 在 2025-02-10 上传 | 大小：10kb | 下载：0

[VHDL编程] 3-8-decoder

说明：三八译码器,用Verilog HDL语言描述，包含文件说明以及波形截图-3-8 decoder using Verilog HDL language descr iption, including documentation and waveform capture
<孙璐> 在 2025-02-10 上传 | 大小：16kb | 下载：0

[VHDL编程] 8-1-mux

说明：八选一数据选择器，Verilog HDL语言描述，包含文件说明和波形截图-8-1 MUX, Verilog HDL language descr iption ， contains the file descr iption and waveform capture
<孙璐> 在 2025-02-10 上传 | 大小：15kb | 下载：0

[VHDL编程] 10010sequece-detector

说明：序列发生器，Verilog HDL语言描述，包含文件说明和波形截图-Sequence generator, Verilog HDL language descr iption , contains the file descr iption and waveform capture
<孙璐> 在 2025-02-10 上传 | 大小：47kb | 下载：0