[VHDL编程] xc2s100

说明：xc2s100E FPGA的原理图 给想涉足FPGA的新人参考-xc2s100E FPGA schematic diagram of the FPGA would like to set foot in the new reference
<steven> 在 2025-01-31 上传 | 大小：1.93mb | 下载：0

[VHDL编程] dds_new

说明：驱动时钟加入了PLL,使得DDS的驱动时钟可变.32位的NCO使得DDS的分辨率可以做到Hz量级-Clock driver joined the PLL, the DDS makes the clock-driven variable-.32-bit NCO makes the resolution of DDS can be done Hz magnitude
<李春剑> 在 2025-01-31 上传 | 大小：1.93mb | 下载：0

[VHDL编程] e7v4

说明：数字钟：显示，设置时间，设置闹铃（报时），秒表。 平台：quartusII 5.1。 说明：此版本中已将系统时钟调快，自己稍微改动一下即可，小小的考验，做出来会更有成就感！-digital clock：display time, set time, set alarm(use speaker to alarm), stopwatch. platform: quartusII 5.1 comment: there s a
<kn> 在 2025-01-31 上传 | 大小：1.93mb | 下载：0

[VHDL编程] divider

说明：用VHDL实现了一个计时器，在SPANTAN3E上验证通过-VHDL, implements a timer, in the SPANTAN3E verified by the
<zhaocheng> 在 2025-01-31 上传 | 大小：1.93mb | 下载：0

[VHDL编程] ps2

说明：本程序实现的是基于FPGA的ps/2键盘接口电路，能够在数码管上显示出键盘的输入内容！-This procedure is based on FPGA implementation of the ps/2 keyboard interface circuit, able to display the digital keyboard input!
<张东林> 在 2025-01-31 上传 | 大小：1.93mb | 下载：0

[VHDL编程] fpga_frame

说明：测试代码，利用fpga发送一帧一帧的raw视频，用于DSP接受和测试-Test code, using fpga send a raw video fr a me by fr a me, for receiving and testing of DSP
<程震> 在 2025-01-31 上传 | 大小：1.93mb | 下载：0

[VHDL编程] lect-2a[3]

说明：slides of vhdl chap no 2 -slides of vhdl chap no 2 ...
<fahad> 在 2025-01-31 上传 | 大小：1.93mb | 下载：0

[VHDL编程] Servicemanual_Belinea_101910_artno_111908

说明：Service manual for LCD monitor 19" Belinea part No. 101910 to 111908
<John> 在 2025-01-31 上传 | 大小：1.93mb | 下载：0

[VHDL编程] Verilog-Coding-Style-Proposal_final

说明：Verilog 开发规范 让你的程序易读易用-verilog coding style
<赵胜> 在 2025-01-31 上传 | 大小：1.93mb | 下载：0

[VHDL编程] DE2_USB_API

说明：基于altera DE2开发板的USB应用程序，可以实现对FPGA的各项控制，包括输入数据到SRAM中，更换VGA显示器显示的图片等-Based on altera DE2 development board USB application process can be achieved with the control of the FPGA, including the input data to the SRAM, the rep
<叶志远> 在 2025-01-31 上传 | 大小：1.93mb | 下载：0

[VHDL编程] CameraLink_Oserdes2_test

说明：40M时钟输入经过iserdes倍频到960M-input 40M o clock and output 960M
<sun> 在 2025-01-31 上传 | 大小：1.93mb | 下载：0

[VHDL编程] RGMII_RECEIVER

说明：This module converts 4 bit DDR RGMII flow to 8 bit SDR flow, proved on Altera Cyclone 3 devices.
<serg_86 > 在 2025-01-31 上传 | 大小：1.93mb | 下载：0