[VHDL编程] jishiqi

说明：用verilog实现的记时器程序,在Quartus II上编译通过并成功运行-Realized by Verilog program in mind when, in the Quartus II compiled and successfully run through
<> 在 2025-01-27 上传 | 大小：2.12mb | 下载：0

[VHDL编程] 67506256DDS

说明：基于FPGA 的直接数字频率合成信号发生器(DDS)设计-FPGA-based direct digital synthesizer signal generator (DDS) design. Pdf
<123> 在 2025-01-27 上传 | 大小：2.12mb | 下载：0

[VHDL编程] DMX512_2_23

说明：本系统设计利用FPGA设计了一个接在电脑串口上的一个DMX512协议的转接卡，它可以让你的电脑变成一台超强的电脑灯控制台或者调光台、LED控制器等。通过电脑软件，可以控制电脑灯或者其他DMX512协议的设备，比如LED灯、激光灯、PAR灯、DJ设备等等。 本系统还有体积小巧携带方便等特点，足够一般的娱乐场所、多功能厅、会议厅等场所使用，同时采用电脑进行灯光的控制，也可以提升工程的技术含量，显得更高科技。通过简单更改DMX模块的UAR
<swekey> 在 2025-01-27 上传 | 大小：2.12mb | 下载：0

[VHDL编程] EP2C5

说明：基于FPGA/EP2c5的开发板详细例程，内容丰富，简单易懂-Development board based on more routine FPGA/EP2c5, content rich, easy to understand
<黄金亮> 在 2025-01-27 上传 | 大小：2.12mb | 下载：0

[VHDL编程] fanzao

说明：能实现频率测量 已经验证通过 是等精度频率计-To achieve frequency measurements have been verified by a precision frequency meter, etc.
<许是> 在 2025-01-27 上传 | 大小：2.12mb | 下载：0

[VHDL编程] uart_top

说明：UART的verilog代码，tx，rx皆可-Verilog code of UART, tx, rx Jieke
<杨奔> 在 2025-01-27 上传 | 大小：2.12mb | 下载：0

[VHDL编程] diagra

说明：this the simple vhdl decoder-this is the simple vhdl decoder
<vamsi> 在 2025-01-27 上传 | 大小：2.12mb | 下载：0

[VHDL编程] shuzz

说明：多功能数字钟，实现简单的电子手表的功能，在DE0开发板上用-Multi-functional digital clock, simple function of the electronic watch in DE0 development board with
<罗广镇> 在 2025-01-27 上传 | 大小：2.12mb | 下载：0

[VHDL编程] fengpingPfifo

说明：基于DE0平台实现不同时钟下采集8位AD芯片采样速率，并进行发送。采用的是FIFO模块。-8 AD chip sampling rate based on DE0 platform different clock collection and send. FIFO module.
<吴爱东> 在 2025-01-27 上传 | 大小：2.12mb | 下载：0

[VHDL编程] dtsmg

说明：此代码运用的verilog语言实现对于动态数码管的编写，在动态数码管上显示0~7这几个数字。-This code using the verilog language realization for dynamic digital tube compiling, and in dynamic digital tube display 0 ~ 7 this a few Numbers
<边茂宣> 在 2025-01-27 上传 | 大小：2.12mb | 下载：0

[VHDL编程] meimei

说明：电子时钟，可以显示时间，年月日，运动秒表，闹铃-Electronic clock that can display time, date, sports stopwatch, alarm
<krist> 在 2025-01-27 上传 | 大小：2.12mb | 下载：0

[VHDL编程] 实验2

说明：在Quartus II环境下，设计含有时钟同步使能的十进制加法器，并下载到实验板上进行验证。(Design a decimal adder with clock synchronization enable)
<moemoechan> 在 2025-01-27 上传 | 大小：2.12mb | 下载：0