[VHDL编程] Sampling_2C8

说明：ＦＰＧＡ数字信号采集，源代码，为ＶＨＤＬ语言编写．-sign collection on fpga
<xx> 在 2025-01-23 上传 | 大小：2.47mb | 下载：0

[VHDL编程] ADC_Fre_counter_LED_keyboard

说明：FPGA tlc082０采样控制　高精度测频　ＬＥＤ键盘显示　ＶＨＤｌ　调试与ＥＰ１Ｃ３-FPGA vhdl ADC LED keyboard frequency counter test
<Albert Sun> 在 2025-01-23 上传 | 大小：2.48mb | 下载：0

[VHDL编程] spartan3_hdl

说明：Xilinx Spartan3 library reference.
<Chris> 在 2025-01-23 上传 | 大小：2.48mb | 下载：0

[VHDL编程] 2440_FPGA

说明：在三星2440基础上扩展FPGA,实现多串口通讯的FPGA源码。编译、验证完全正确，放心使用，是不可多得的实用资料！-Based on the expansion of the Samsung 2440 FPGA, FPGA implementation of serial communication source. Compile, verify completely correct, ease of use, is a rare p
<周明> 在 2025-01-23 上传 | 大小：2.47mb | 下载：0

[VHDL编程] FPGAIIC

说明：用VHDL和Verilog两种语言编写的I2C总线程序！以调试通过！-VHDL and Verilog with the two languages of the I2C bus program! To debug through!
<ncf> 在 2025-01-23 上传 | 大小：2.48mb | 下载：0

[VHDL编程] fpga

说明：vhdl和c编写，fpga结合单片机完成测频计的功能，fpga主要完成频率的测量并把数据发送给单片机，单片机控制12864液晶完成显示-vhdl and c preparation, fpga of the single chip to complete the function of frequency meter, fpga major to complete the measurement frequency and the da
<xxhlshe> 在 2025-01-23 上传 | 大小：2.48mb | 下载：0

[VHDL编程] dds

说明：verilog 硬件语言实现DDS，使用ise11.1和modelsim se6.5仿真测试-verilog hardware language DDS, using the simulation test ise11.1 and modelsim se6.5
<linzi> 在 2025-01-23 上传 | 大小：2.47mb | 下载：0

[VHDL编程] cpu

说明：以ISE为平台设计的单时钟CPU，实现最基本的5条指令（R、LW、SW、BEQ、J） -ISE as a platform to design single-clock CPU, 5 to achieve the most basic instructions (R, LW, SW, BEQ, J)
<熊思源> 在 2025-01-23 上传 | 大小：2.48mb | 下载：0

[VHDL编程] multiprocessor

说明：NIOS 多核例程 调试过 4 cpu NIOS 多核例程 调试过 4 cpu-NIOS-core routine over 4 cpu NIOS debug multi-core debug 4 cpu routines
<hanmy> 在 2025-01-23 上传 | 大小：2.48mb | 下载：0

[VHDL编程] SPI-Flash

说明：基于Xilinx-SPartan 3an FPGA 的与单片机 SPI 接口 参考设计-SPI interface base of Xilinx Spartan 3AN kid
<saladin> 在 2025-01-23 上传 | 大小：2.47mb | 下载：0

[VHDL编程] SDI_controller

说明：项目:用到FPGA驱动GV7600输出SDI信号，输出分辨率1920*1080p，首先，了解GV7600芯片的特性功能，按照bt1120协议传输10位Y，Cb，Cr数据；其次，我的项目中用的是10位通道分时复用传输Y，Cb，Cr数据；配置引脚很重要，当初verilog代码写好了，因为硬件引脚配置错误，导致调试一直不通；同时，sof文件也要一直更新(Based on FPGA to design the drive controller
<Davemissyou> 在 2025-01-23 上传 | 大小：2.48mb | 下载：1

[VHDL编程] verilog实现dds

说明：基于FPGA实现信号发生器的的功能，较好的参考资料。(The function of signal generator is realized based on FPGA, which is a good reference.)
<sudochang> 在 2025-01-23 上传 | 大小：2.47mb | 下载：1