[VHDL编程] Vme_Interface

说明：这是本人设计的一个关于VME总线接口的FGPA程序，FPGA一边连接ARM LPC2294，一边连接VME总线，FPGA采用的XILINX公司的SPARTANII系列，程序包包含完整的工程文件-This is my design of a VME bus interface on the FGPA procedures, FPGA side of the connection ARM LPC2294, while connecting
<zhangsongbai> 在 2025-01-23 上传 | 大小：2.56mb | 下载：0

[VHDL编程] rs422

说明：程序将通过rs422接口传进来的16bit数据转成串行输出的数据-Program will pass through the rs422 interface 16bit data transfer incoming data into a serial output
<徐琪> 在 2025-01-23 上传 | 大小：2.57mb | 下载：0

[VHDL编程] ISE_lab17

说明：VHDL语言实现正选信号发生器，并仿真验证的源程序及代码-VHDL language is selected signal generator, and simulation and verification of the source code
<kwdx> 在 2025-01-23 上传 | 大小：2.57mb | 下载：0

[VHDL编程] 32registergroup

说明：VHDL MIPS 32位寄存器组的设计-VHDL MIPS 32-bit register set design
<逆天之刃> 在 2025-01-23 上传 | 大小：2.57mb | 下载：0

[VHDL编程] sin

说明：函数信号发生器，采样深度64，最佳工作频率1K--100KHz-Function generator, sampling depth 64, the best frequency 1K- 100KHz
<xuefj> 在 2025-01-23 上传 | 大小：2.56mb | 下载：0

[VHDL编程] wf1

说明：dds信号发生器，基于fpga的信号发生器，拥有基本的功能，是本人亲自编写，具有良好的稳定性和健壮性！我喜欢这个代码-dds signal generator, signal generator based on fpga, with basic functions，
<尼加提> 在 2025-01-23 上传 | 大小：2.56mb | 下载：0

[VHDL编程] UART

说明：进阶实验之UART串口，波特率115200，与PC通信，用verilog写的-Advanced experiments UART serial port, baud rate 115200, and PC communications, written with verilog
<林爻> 在 2025-01-23 上传 | 大小：2.57mb | 下载：0

[VHDL编程] Riple-TimeQuestTestbook.ZIP

说明：Quartus TimeQuest非常好的教程,by Riple.中文.
<sean> 在 2025-01-23 上传 | 大小：2.56mb | 下载：0

[VHDL编程] ISE_lab17_sinsignal

说明：正弦信号发生器，excd-1竞赛开发学习板上实现 逻辑比较清晰-sin signal generator
<alex> 在 2025-01-23 上传 | 大小：2.57mb | 下载：0

[VHDL编程] ISE_lab17

说明：FPGA experimental program xilinx company s previous software -FPGA experimental program xilinx company s previous software
<郑> 在 2025-01-23 上传 | 大小：2.57mb | 下载：0

[VHDL编程] pinlvji

说明：(FPGA Verilog)测量频率、周期、脉冲宽度 -(FPGA Verilog) measuring the frequency, period, pulse width
<菲> 在 2025-01-23 上传 | 大小：2.56mb | 下载：0

[VHDL编程] VERILOG-Simulation

说明：This VERILOG simulation example shows a 16 bit group ripple adder circuit for FPGA. The netlabel is used to split 16 bit bus to four 4 bit bus and connect them to four 4 bit adder. The result is joined to a 16 bit bus us
<Raz> 在 2025-01-23 上传 | 大小：2.57mb | 下载：0