[VHDL编程] 4add

说明：verilog 实现两级流水线加法器 源代码 以及测试代码 adder16_2.v test_adder16_2.v-verilog Implement two pipeline adder source code and test code adder16_2.v test_adder16_2.v
<keyCSky> 在 2024-11-12 上传 | 大小：1kb | 下载：0

[VHDL编程] vgaz2

说明：用VHDL实现VGA信号控制的源代码 状态机 -VHDL implementation of the VGA signal with source code control state machine
<keyCSky> 在 2024-11-12 上传 | 大小：1kb | 下载：0

[VHDL编程] buffterfly_radix4

说明：16点的FFT蝶形运算，用于快速傅里叶变换并行实现，基于verilog语言编写，matlab仿真验证-a method based on 16-point fft butterfly,used to make fast fourier transform,language is verilog.
<wanghao> 在 2024-11-12 上传 | 大小：1kb | 下载：0

[VHDL编程] sram_vhdl

说明：基于vhdl的sram读写访问程序，经过前后仿真及板上实际测试-failed to translate
<刘新宇> 在 2024-11-12 上传 | 大小：1kb | 下载：0

[VHDL编程] cic5

说明：5级级联CIC滤波器的VHDL程序。CIC是最简单最易实现的低通滤波器，通常CIC滤波器如果采用单级，带外衰减不够，因此需要级联使用，5级级联的CIC带外衰减能够满足大多数的设计要求。而带内的衰减可以采用补偿滤波器抵消掉绝大部分。-the code of 5-CIC
<陈建敏> 在 2024-11-12 上传 | 大小：1kb | 下载：0

[VHDL编程] comp_sheji1

说明：CIC补偿滤波器的VHDL代码。通常单级的CIC阻带衰减不够，级联后阻带衰减满足要求，但是通带衰减又太大，补偿滤波器就是为了满足带内衰减要求而设计的。-THE code of CIC compensation filter.
<陈建敏> 在 2024-11-12 上传 | 大小：1kb | 下载：0

[VHDL编程] clkdiv

说明：vhdL语言写的时钟分频器,使用的是二分法的方式实现的功能-that is a vhdl version clock divider
<lishuheng> 在 2024-11-12 上传 | 大小：1kb | 下载：0

[VHDL编程] stop_watch

说明：秒表设计,设计一个秒表计时器，具有全局清零信号和计数使能信号。-Stopwatch design, design a stopwatch timer, has a global reset signal and the count enable signal.
<朱珈娴> 在 2024-11-12 上传 | 大小：1kb | 下载：0

[VHDL编程] scrambler-wimax

说明：This package contains synthesizable VHDL codes for scramber/descrambler module for IEEE 802.16 WiMAX PHY layer.
<zpatel> 在 2024-11-12 上传 | 大小：1kb | 下载：0

[VHDL编程] shenfaqi

说明：設計一個除法器電路，輸入 8 -位元的被除數 A 與除數 B ，輸出為商 Q=A/B及餘數R。-Design a divider circuit, type 8- bit of the dividend A and divisor B, output of business Q = A/B and the remainder R.
<yc> 在 2024-11-12 上传 | 大小：1kb | 下载：0

[VHDL编程] qudoudong

说明：多按键去抖动电路VHDL源码，按键个数参数化，每个按键处理调用了上面的模块：-Many buttons to dither circuit VHDL source, the number of key parameter, each key, the call to the treatment of the above modules:
<韩延罡> 在 2024-11-12 上传 | 大小：1kb | 下载：0

[VHDL编程] random1

说明：Random binary sequence generator using four flip-flops. It does not require any external input except clock.
<zpatel> 在 2024-11-12 上传 | 大小：1kb | 下载：0