[VHDL编程] cpu-kongzhi

说明：1. 实现能够执行R型、LW、SW、BEQ以及J指令的单时钟控制器，使其能够支持基本的指令。 2. 用Verilog HDL实现单时钟CPU控制器，在ISE上进行波形仿真，并在FPGA上实现。-1. Implementations can perform R-type, LW, SW, BEQ, and J instruction every clock controller, to enable them to support t
<dino> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] Scrambler

说明：Scrambler most widly used an data transfer operation in PCI.
<Nikhil> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] 8b-TO-10b-Encoder

说明：Encoder to create TLP s for data trasmission.
<Nikhil> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] LANE0REGISTER

说明：The purpose of the Lane register is to get the TLPs or DLLPs from the Byte Striping Logic and to store the obtained data in the internal registers and then send the data to the scrambler and then get the Bit-by-Bit scram
<Nikhil> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] SERIALIZER

说明：The serial bit stream is clocked out of the Parallel-to-Serial converter .
<Nikhil> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] ControlCharacterGeneration

说明：The Control Character Generator generates the characters like ‘Start’, ‘End’, ‘Idle’. The control characters are added to the actual fr a mes that are transmitted. The ‘Start’ character is appended before starting of fr
<Nikhil> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] AD9850

说明：DDS直接数字频率合成AD9850源代码，能输出0到40M分辨率为1K的正弦波形。-DDS Direct Digital Synthesizer AD9850 source code, can output a resolution of 0 to 40M 1K sine wave.
<zhaosman> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] VGA_Controller

说明：alteraDE2开发板上的VGA controller ip核 -alteraDE2 development board VGA controller ip nuclear
<安圣基> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] Debunce

说明：VHDL 弹跳消除电路，对于FPGA按键很需要-VHDL bounce elimination circuit, it is necessary for the FPGA button
<yrpk> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] pick_word

说明：从字串中挑选字母 进行校验操作 ，其中含有测试文件-Select letters from string Check operation，Which contains the test file
<张恒> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] segment

说明：数码管显示，以7位二进制码对十六进制数进行编码转换-Digital tube display, with 7 bit binary code to sixteen hexadecimal encoding conversion
<张恒> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] clock

说明：数显时钟编码，verilog 代码实现，其中含有测试文件-Digital clock code, verilog code, which contains the test file
<张恒> 在 2024-11-13 上传 | 大小：1kb | 下载：0