[VHDL编程] PI(use_vhdl)

说明：工程上常用的增量式PI算法的控制程序，采用vhdl语言编写-Engineering incremental PI algorithm used to control the program using vhdl language
<刘大仔> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] CONTROLLER.vhd

说明：Controller source code for double data rate sdram1
<shiva> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] hdb3

说明： hdb3码的编码与译码源代码 用于编码调制系统-hdb3 code encoding and decoding for coded modulation system source code
<nielei> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] Diver_clk

说明：时钟分频,可以实现2分频，4分频，到8、16分频 11分频等。都可以在源代码中通过少量的修改来实现。-clock divider
<shenzichao> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] TIMER_tb_v1

说明：testbench for the alarm clock circuit
<YUHAN YAO> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] singnal

说明：VHDL实现通用通信信号源，包括sin，cos，方波，三角波，BPSK，GMSK，ASK，16QAM等信号的产生以及DDS，PLL的VHDL系统代码-VHDL implementation of universal communication sources, including sin, cos, square, triangle, BPSK, GMSK, ASK, 16QAM and other signal generation
<张泽端> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] clock1

说明：FPGA led时钟程序 分针时针-FPGA led clock program
<sishen> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] Modulator70

说明：个人参与的某国家工程并行排序MATLAB程序，用于FPGA的RTLAB仿真，使用Simulink工具生成HDL代码。测试可用。-Individuals involved in sort of a national engineering parallel MATLAB programs for the FPGA RTLAB simulation, using the Simulink tool to generate HDL code.
<张张> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] phase_test

说明：基于verilog的鉴相器设计，鉴相器是锁相环的一部分，功能是检测两个时钟是否同步-The phase detector based on verilog design, PLL phase detector is part of function is to test whether the two clock synchronization
<林锋> 在 2024-10-10 上传 | 大小：1024 | 下载：1

[VHDL编程] trafficlight

说明：这个程序实现了交通灯的模拟工作，并设置了计数器以及倒数显示接口驱动-This program implements the simulation of traffic lights work, and set the counter and countdown display interface driver
<王志勇> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] Rxing

说明：1. 掌握将组件按需要组合起来，以R型指令为例，实现指令处理器功能。 2. 掌握寄存器组、ALU单元的工作原理和作用，以及组件的组合方法。-1 to master the necessary components together, the R-type instruction, for example, to achieve command processor function. 2 control registers, ALU
<dino> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] cpu-kongzhi

说明：1. 实现能够执行R型、LW、SW、BEQ以及J指令的单时钟控制器，使其能够支持基本的指令。 2. 用Verilog HDL实现单时钟CPU控制器，在ISE上进行波形仿真，并在FPGA上实现。-1. Implementations can perform R-type, LW, SW, BEQ, and J instruction every clock controller, to enable them to support t
<dino> 在 2024-10-10 上传 | 大小：1024 | 下载：0