[VHDL编程] subtractor2

说明：Verilog full subtractor module and tests build with a half subtractor made with predefined nand gates.
<CRC PUCMG> 在 2025-01-17 上传 | 大小：1kb | 下载：0

[VHDL编程] subtractor3

说明：Verilog 3bit full subtractor module and tests build with predefined nor gates.
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[VHDL编程] subtractor4

说明：Verilog half subtractor module and tests build with made with gates built with expression modules.
<CRC PUCMG> 在 2025-01-17 上传 | 大小：1kb | 下载：0

[VHDL编程] 12dac

说明：自己编的12位dac 不过需要外接滤波器才可以看得更好些-a 12bit dac need a lpf which can view clearly
<王鹏> 在 2025-01-17 上传 | 大小：1kb | 下载：0

[VHDL编程] UART

说明： 用UART实现RS422通信-UART TO RS422
<MARS> 在 2025-01-17 上传 | 大小：1kb | 下载：1

[VHDL编程] RS422sent

说明： 基于RS422的数据发送器- RS422sent
<打下> 在 2025-01-17 上传 | 大小：1kb | 下载：0

[VHDL编程] sxc

说明：赛尔号刷怪小程序，目前新版本赛尔号尚未测试，能用否不明-for seer
<dayu> 在 2025-01-17 上传 | 大小：1kb | 下载：0

[VHDL编程] 1

说明：基于VHDL的三层电梯控制器-VHDL-based three-story elevator controller
<aiyun> 在 2025-01-17 上传 | 大小：1kb | 下载：0

[VHDL编程] two_way_traf_mark

说明：FSM code in verilog, discribing a traffic two way traffic light crossing
<zs87112> 在 2025-01-17 上传 | 大小：1kb | 下载：0

[VHDL编程] afifo

说明：verilog编写的异步FIFO代码，功能仿真时是正确的。-verilog code written in asynchronous FIFO, functional simulation is the right time.
<查乐> 在 2025-01-17 上传 | 大小：1kb | 下载：0

[VHDL编程] sfifo

说明：verilog编写的同步FIFO，功能仿真完全正确，大家可以参考下。-verilog write synchronization FIFO, functional simulation completely correct, we can refer to the next.
<查乐> 在 2025-01-17 上传 | 大小：1kb | 下载：0

[VHDL编程] uart_control

说明：用verilog 实现的简易串口驱动模块儿，引脚简单，易用，可自己增减配置-verilog uart
<zhang da> 在 2025-01-17 上传 | 大小：1kb | 下载：0