[VHDL编程] bawei

说明：4位数据比较器 通过VHDL语言设计出4位数据比较器，了解EDA对数字电路设计的效率和可靠性有极大地提高-4 Data Comparators VHDL language design through four data comparators, understanding of digital circuit design EDA efficiency and reliability are greatly improved
<黄杰深> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] State-Machine

说明：带同步复位的状态机，适合VHDL初学者练习。-With synchronous reset the state machine, suitable for beginners to practice VHDL.
<ylem> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] ok1

说明：用vhdl语言编写的ps2键盘识别程序,并可输出到8*8矩阵显示-Using VHDL language ps2 keyboard identification procedures, and output to 8* 8 matrix display
<sclzcq> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] PCI-T32

说明：PCI.VHD, THE INTERFACE MODULE WITH PCI AGENT CHIP --v1.0: For CY7C9689, First Version working on L01A chip --V2.0: For simplified PCI Agent, Xilinx and AMD chips
<7845623> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] 1

说明：：频率计。具有4位显示，能自动根据7位十进制计数的结果，自动选择有效数据的 --高4位进行动态显示。小数点表示是千位，即KHz。 -: Frequency meter. With four shows that will automatically count seven decimal results, automatic selection of high-effective data for dynamic display
<张伯伦> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] 9999counter

说明：——9999计数器模块　四输出 设计要求频率计为四段显示，故计数器采用0~~9999计数，可以很好的利用数码管，以及增加频率计的精确度。模块内包含俩个进程，一为计数进程，二为时基信号控制计数模块数据输出进程。
<张伯伦> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] shuzizhong

说明：数字钟代码，用VHDL语言设计一个数字钟系统，该系统具有显示时、分、秒的功能，具有较时功能，具有整点报时功能。-Digital Clock code using VHDL language to design a digital clock system, which has a display hours, minutes and seconds functions, when a more functional, with the
<SDFG> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] SLAVERAM

说明：AHB slave 的一个简单的原型程序，通过参考该程序，可以写出相应的ahb slave 代码-AHB slave prototype of a simple procedure, by referring to the program, you can write the corresponding code ahb slave
<goodboy2716> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] CORDIC_SVD

说明：2X2 matrix s SVD used Cordic -2X2 matrix s SVD used Cordic
<zhangpeng> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] ADI_pll_Set

说明：VHDL编写的ADI锁相环控制程序，可以调试ADI锁相环的相关系列十几个型号。引脚命名和锁相环相关控制引脚对应。-VHDL prepared ADI PLL control procedures, you can debug ADI PLL related series more than a dozen models. Pin naming and PLL control pin for the corresponding corre
<M> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] bc_6

说明：实现6位数据宽度的并串转换，编译和仿真完美实现,编程环境Quartus.
<kehaiying> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] cic_4_dec

说明：实现4倍抽取的CIC抽取滤波器模块的Verilog实现，在对数据进行抽取之前，首先进行滤波-Extracted 4 times realize CIC decimation filter module Verilog realize that in the data collected before the first filter
<楚鹤> 在 2024-11-18 上传 | 大小：1kb | 下载：0