[VHDL编程] Adder

说明：VHDL语言设计的加法器，在试验箱上使用8个拨码开关设置要加的2个数，按键按下输出相加的结果，在试验箱上测试通过。-Adder VHDL language design, in the chamber using the DIP switch setting 8 to 2 to add the number of keys pressed result of the addition output of the chamber on t
<李志强> 在 2024-11-21 上传 | 大小：2kb | 下载：0

[VHDL编程] Marquee

说明：VHDL语言设计的跑马灯程序，使用8段数码管，并能递减计时，计时时间到蜂鸣器响声输出，数据在数码管上滚动显示，在试验箱上测试通过。-Marquee VHDL language design process, with 8 of the digital control, and can decrease time, time time to sound the buzzer output, data on the digital scro
<李志强> 在 2024-11-21 上传 | 大小：2kb | 下载：0

[VHDL编程] dwt2d

说明：discrete wavelet transform - 2d
<SHRAVAN GARLAPATI> 在 2024-11-21 上传 | 大小：2kb | 下载：0

[VHDL编程] testDWT2D

说明：2d discrete wavelet transform.
<SHRAVAN GARLAPATI> 在 2024-11-21 上传 | 大小：2kb | 下载：0

[VHDL编程] LTC1407A_SPI_Example

说明：ltc1407A spi core example
<Hoang> 在 2024-11-21 上传 | 大小：2kb | 下载：0

[VHDL编程] ISE_lab5

说明：使用VHDL 语言编写7 段数码管显示程序， 掌握数码管的驱动方法。使用USB 电缆或并口下载线下载逻辑电路到FPGA，并 调试电路使其正常工作。-Using the VHDL language 7-segment display program, for digital control of the driving method. Using the USB cable or parallel port download ca
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[VHDL编程] DataCntrl

说明：系统由 DataCntrl.vhd 和RS232RefComp.vhd 模块构成。该模块能和PC 机的RS232 终端 （比如PC 机上的串口调试工具程序）以波特率9600 通信。-System consists of DataCntrl.vhd and RS232RefComp.vhd module. The module can and PC-RS232 terminal (such as PC, the serial debu
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[VHDL编程] clock

说明：用VHDL 语言设计数字钟，实现在数码管上显示分钟和秒，并且可以手动调节分钟， 实现分钟的增或者减。该设计包括以下几个部分： （1）分频电路的设计，产生1Hz 的时钟信号，作为秒计时脉冲； （2）手动调节电路，包括“时增”“时减”“分增”“分减”。 （3）时分秒计时电路。 （4）7 段数码管显示电路。-Design with VHDL, digital clock, to achieve in the digital
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[VHDL编程] encode

说明：sourcecode for 8b10b encoder
<manjunath> 在 2024-11-21 上传 | 大小：2kb | 下载：0

[VHDL编程] Digital-frequency

说明：数字频率计，可用来测试和输出相应频率。使用C51单片机和FPGA实现。-Digital frequency meter, used to test and output the corresponding frequency. With C51 MCU and FPGA.
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[VHDL编程] 1000hz

说明：产生相应的标准的上升沿触发信号，并且有2倍频功能-The rising edge of the corresponding standard generated trigger signal, and features a 2 octave
<不是人> 在 2024-11-21 上传 | 大小：2kb | 下载：0

[VHDL编程] pll_clock

说明：自己写的时钟提取逻辑。用于时钟恢复电路。-Write your own clock extraction logic. For the clock recovery circuit.
<MML> 在 2024-11-21 上传 | 大小：2kb | 下载：1