[VHDL编程] jkmk

说明：用EDA编的程序 是关于电子钟的很有参考价值-The program is compiled with the EDA on the electronic clock of great reference value to
<姚杰> 在 2025-01-19 上传 | 大小：2kb | 下载：0

[VHDL编程] GAFF

说明：伽罗华域GF（q）乘法器设计,完整的源代码。-Galois field GF (q) multiplier design, the complete source code.
<dayu1994> 在 2025-01-19 上传 | 大小：2kb | 下载：0

[VHDL编程] manchester

说明：verolog语言编写，功能如标题所示。有问题请联系mxkmxm@126.com-verolog language, functions such as the title indicates. There are problems, please contact mxkmxm@126.com
<莫新康> 在 2025-01-19 上传 | 大小：2kb | 下载：0

[VHDL编程] shixuzhuangtaiji

说明：verolog语言编写，功能如标题所示。有问题请联系mxkmxm@126.com-verolog language, functions such as the title indicates. There are problems, please contact mxkmxm@126.com
<莫新康> 在 2025-01-19 上传 | 大小：2kb | 下载：0

[VHDL编程] shuzhuanglvboqi

说明：verolog语言编写，功能如标题所示。有问题请联系mxkmxm@126.com-verolog language, functions such as the title indicates. There are problems, please contact mxkmxm@126.com
<莫新康> 在 2025-01-19 上传 | 大小：2kb | 下载：0

[VHDL编程] weisuijixuliesheji

说明：verolog语言编写，功能如标题所示。有问题请联系mxkmxm@126.com-verolog language, functions such as the title indicates. There are problems, please contact mxkmxm@126.com
<莫新康> 在 2025-01-19 上传 | 大小：2kb | 下载：0

[VHDL编程] clock

说明：verilog hdl代码 实现显示在数码管上显示时间，日期-verilog hdl code to achieve control in the digital display shows time, date. .
<Along> 在 2025-01-19 上传 | 大小：2kb | 下载：0

[VHDL编程] FIFO

说明：
<陈辉> 在 2025-01-19 上传 | 大小：2kb | 下载：0

[VHDL编程] digital_send_receive

说明：verilog 编写代码 实现功能数字信号的发送和接收-verilog to write code to achieve functionality to send and receive digital signals
<文一左> 在 2025-01-19 上传 | 大小：2kb | 下载：0

[VHDL编程] VHDL3

说明：一个使用VHDL进行正弦波信号产生的历程，非常有用。-A sine wave signal generator using VHDL for the course, very useful.
<wyb> 在 2025-01-19 上传 | 大小：2kb | 下载：0

[VHDL编程] VHDL4

说明：一个使用VHDL的AD转换程序，让你明白AD在VHDL中如何编程。-One of the AD conversion process using VHDL, so that you understand how the AD in the VHDL program.
<wyb> 在 2025-01-19 上传 | 大小：2kb | 下载：0

[VHDL编程] VHDL8

说明：一个VHDL拨码开关以及数码管显示的例程，让你更好的明白VHDL查表法的方便，从而减少逻辑单元的使用。-A VHDL DIP switches and digital LED display routine, so you better understand the convenience of VHDL look-up table, thereby reducing the use of logic cells.
<wyb> 在 2025-01-19 上传 | 大小：2kb | 下载：0