[VHDL编程] autoseller

说明：设计FPGA模块模拟自动售货机的工作过程，功能如下（1）售货机有两个进币孔，一个是输入硬币，一个是输入纸币，硬币的识别范围是5角和1 元的硬币，纸币的识别范围是1 元、5 元，10 元，20 元，50元，100元。乘客可以连续多次投入钱币。（2）顾客可以选择的商品种类有16种，价格分别为1-16元，顾客可以通过输入商品的编号来实现商品的选择。即有一个小键盘（0-9按键）来完成，比如输入15时要先输入1，再输入5。（3）顾客选择完商品后，
<shan> 在 2025-01-21 上传 | 大小：3kb | 下载：0

[VHDL编程] AD80305

说明：一种基于xilinx FPGA S6,verilog 实现AD80305输入输出接口配置，可参考-Based xilinx FPGA S6, verilog realize AD80305 input and output interface configuration, refer to
<> 在 2025-01-21 上传 | 大小：3kb | 下载：0

[VHDL编程] matlabtoconver

说明：Embedded applications have emerged appreciably during the past few years due to the considerable increase of nomad and traveller ways of life. These itinerant lifestyles induce the apparition and development of more
<shankar.m> 在 2025-01-21 上传 | 大小：3kb | 下载：0

[VHDL编程] IODELY

说明：Xilinx IO端口IODELY的使用例程。使用200M作为参考时钟。分别调用两组IODELY完成正向延时和等效逆向延时。-Xilinx IO port IODELY use routines. The use of 200M as a reference clock. Two groups of IODELY positive respectively call completion delay and the equivalent
<kirin-Jen> 在 2025-01-21 上传 | 大小：3kb | 下载：0

[VHDL编程] Router

说明：5 Pin Router with Virtual Output Queues 32 bit arbiter optional encoder and decoder also included along with priority encoder-5 Pin Router with Virtual Output Queues 32 bit arbiter optional encoder and decoder also inclu
<Yak> 在 2025-01-21 上传 | 大小：3kb | 下载：0

[VHDL编程] bzfadmultiplier

说明：BZFAD MUltiplier Code In Verilog Possible Bugs
<Yak> 在 2025-01-21 上传 | 大小：3kb | 下载：0

[VHDL编程] UART

说明：用VHDL书写串口通信源码，在fpga上验证过-Serial communication with VHDL source code written in the fpga verified
<王三木> 在 2025-01-21 上传 | 大小：3kb | 下载：0

[VHDL编程] timer.tar

说明：this a 32-bit general purpose timer.-one time mode continue mode
<liangfengbo> 在 2025-01-21 上传 | 大小：3kb | 下载：0

[VHDL编程] phase-locked-loop-implementation

说明：在FM0数据解码时，利用锁相环生成数据同步时钟信号。文件为锁相环实现。Verilog HDL-When FM0 decoding data using the phase-locked loop generates the data synchronizing clock signal. File for phase-locked loop implementation.Verilog HDL
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[VHDL编程] normCORDIC_VHDL

说明：用VHDL写的CORDIC算法下求距离的一个模块，经测试可用精度高-By seeking lower write VHDL distance CORDIC algorithm module, the test can be used with high precision
<Size Xiao> 在 2025-01-21 上传 | 大小：3kb | 下载：0

[VHDL编程] FIFO-queue-using-a-DPRAM

说明：FIFO queiue using DPRAM goog project
<ramana> 在 2025-01-21 上传 | 大小：3kb | 下载：0

[VHDL编程] hc595

说明：This source code implement led module using 74HC595
<Quan> 在 2025-01-21 上传 | 大小：3kb | 下载：0