[VHDL编程] Sdram_Control_4Port

说明：SDRAM控制器的verilog源代码实现-SDRAM controller Verilog source code to achieve
<麦涛涛> 在 2025-01-22 上传 | 大小：3kb | 下载：0

[VHDL编程] Sdram_PLL

说明：SDRAM的锁存器控制程序verilog代码-The SDRAM latches control program verilog code
<麦涛涛> 在 2025-01-22 上传 | 大小：3kb | 下载：0

[VHDL编程] 16x4-register-VHDL

说明：16x4的寄存器的VHDL硬件描述语言的实现，可以用quaturs实现。-16x4 register based on VHDL
<刘睿> 在 2025-01-22 上传 | 大小：3kb | 下载：0

[VHDL编程] add-based-on-vhdl

说明：1位和4位加法器的VHDL硬件描述语言实现，可用quaturs实现。-add based on VHDL
<刘睿> 在 2025-01-22 上传 | 大小：3kb | 下载：0

[VHDL编程] shift-register-VHDL

说明：移位寄存器的VHDL实现，可以用quaturs实现。-shift register based on VHDL
<刘睿> 在 2025-01-22 上传 | 大小：3kb | 下载：0

[VHDL编程] ad7665pll

说明：AD7665的控制程序，8路AD穿行，到FPGA中进行了并行转换，16位模式，从模式-AD7665 control program, AD through 8 road, into the FPGA parallel conversion, 16 bit pattern from the pattern
<shujian> 在 2025-01-22 上传 | 大小：3kb | 下载：0

[VHDL编程] Chapter16-Multiplier

说明：书籍《精通Verilog HDL语言编程》中第16章的程序实例代码，是关于常用乘法器的设计的，对于初学者有一定的帮助-Book "Proficient in Verilog HDL language programming" in Chapter 16 of the procedure code, the common multiplier designed for beginners will certainly help
<vb> 在 2025-01-22 上传 | 大小：3kb | 下载：0

[VHDL编程] communication_232

说明：FPGA 串口程序 VERILOG-FPGA serial procedures
<刘贺祥> 在 2025-01-22 上传 | 大小：3kb | 下载：0

[VHDL编程] pci

说明：PCI9054接口程序，是自己写的，PCI9054的J MODE，在3e的FPGA上测试通过。-The PCI9054 interface program, write your own PCI9054 the J MODE 3e FPGA test passed.
<zanguofeng> 在 2025-01-22 上传 | 大小：3kb | 下载：0

[VHDL编程] FPGA-FIFO

说明：FPGA-跨时钟域总线信号可靠传输异步FIFO技术安全可靠，格雷码计数，减少亚稳态-FPGA-clock domain crossing bus signals reliable transmission of asynchronous FIFO safe and reliable, Gray code count, reducing the metastable
<云平> 在 2025-01-22 上传 | 大小：3kb | 下载：0

[VHDL编程] Control_Display

说明：Controlador de display siete segmentos en verilog El archivo contiene selector decodificador multiplexor y archivo para simulacion Sevent segment dispay controler in verilog for basys nexys2 nexys3 fpga boards This
<megasdra> 在 2025-01-22 上传 | 大小：3kb | 下载：0

[VHDL编程] 4wei-ji-shu-qi

说明：4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时，且复位信号clr低电平有效时，就把计数器的状态清0。 在clr复位信号无效（即此时高电平有效）的前提下，当clk的上升沿到来时，如果计数器原态是15，计数器回到0态，否则计数器的状态将加1. -4 synchronous binary adder counter works by the rising edge of the clock signal clk,
<刘红喜> 在 2025-01-22 上传 | 大小：3kb | 下载：0