[VHDL编程] 32niosiiprogram

说明：32位nios ii处理器用于对RSA加密模块进行数据传送与处理-Nios ii processor 32-bit RSA encryption module used for data transmission and processing
<lyj> 在 2025-01-23 上传 | 大小：3kb | 下载：0

[VHDL编程] conversionandtesting-procedures

说明：实现32位串行输入，1024位并行输出的VerilogHDL源程序-32-bit serial input, 1024-bit parallel output VerilogHDL source
<lyj> 在 2025-01-23 上传 | 大小：3kb | 下载：0

[VHDL编程] And-serial-converter

说明：实现1024位并行输入，32位串行输出的verilog HDL程序 并带有其测试程序-Achieve 1024 parallel input, 32-bit serial output verilog HDL program and with the test procedures and serial converter
<lyj> 在 2025-01-23 上传 | 大小：3kb | 下载：0

[VHDL编程] VHDLxiaochengxu

说明：一些简单的VHDL小程序。 VHDL 小程序源代码： led七段译码 简单调用 秒表 元件例化-Some simple VHDL applet. Small VHDL source code: led seven segment decoding simple example of calling a stopwatch components
<高飞> 在 2025-01-23 上传 | 大小：3kb | 下载：0

[VHDL编程] src

说明：七位表决器 非常好的程序 欢迎免费下载-Seven voting very good welcome to download the program
<彭浩> 在 2025-01-23 上传 | 大小：3kb | 下载：0

[VHDL编程] Wave

说明：波形发生器可产生正弦波余弦波方波由DDS原理产生-Cosine waveform generator can produce sine wave square wave generated by the DDS principle
<何恒盛> 在 2025-01-23 上传 | 大小：3kb | 下载：0

[VHDL编程] High-speed-digital-correlator

说明：16位高速数字相关器的VERIOLOG程序，已经编译通过了，可以使用-16-bit high-speed digital correlator VERIOLOG program has been compiled by, you can use
<莫然> 在 2025-01-23 上传 | 大小：3kb | 下载：1

[VHDL编程] adder

说明：用VHDL语言编写的全加器文件 希望对大家有所帮助 原创空间 大家多多支持-failed to translate
<苏打水> 在 2025-01-23 上传 | 大小：3kb | 下载：0

[VHDL编程] System_timer

说明：
<dafafa13> 在 2025-01-23 上传 | 大小：3kb | 下载：0

[VHDL编程] addr4

说明：可以实现四位全加器，使用四个全加器串联的方式，不是快速进位位的方式-Can achieve four full adder, full adder using four series were not as fast carry bit of the way
<刘芳> 在 2025-01-23 上传 | 大小：3kb | 下载：0

[VHDL编程] ram_fpgavhdl

说明：fpga vhdl实现一个标准双端口ram，可以作为单端口或者双端口用 -fpga vhdl achieve a standard dual-port ram, can be used as a single port or dual port with a
<站长> 在 2025-01-23 上传 | 大小：3kb | 下载：0

[VHDL编程] PLL

说明：SOPC 系统集成编译的PLL IP核 Verilog代码-pll ip core in SOPC
<zy> 在 2025-01-23 上传 | 大小：3kb | 下载：0