[VHDL编程] adder

说明：adder in vhdl, adder can be add some of inputs and have output in output variabels
<muslim> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] decoding-circuit-of-the-digital-keys

说明：数字按键译码电路VHDL语言描述，按下第一个键表示输入0，按下第二个键表示输入1，以此类推-VHDL language descr iption of the decoding circuit of the digital keys, press the first key input 0, press the second key input 1, and so on
<黄玲> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] player

说明：该文件介绍了利用VHDL语言对ACE player的硬件设计，IP核文件-This document describes the use of VHDL hardware design language of the ACE player, IP core file
<于德洋> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] verilog-example

说明：verilog基础实验，包括篮球计数器，序列检测计等-verilog based experiments, including basketball counter sequence detector
<吴忠国> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] verilog_17_usb_device

说明：助于verilog的学习使用，基础编程代码-verilog study
<好好> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] eetop.cn_emif_brg

说明：fpga与DSP通过emif接口通信，fpga内部通过fifo进行数据缓存-fpga with the DSP through emif interface communication, fpga internal data cache by fifo
<gao> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] SDRAM

说明：用XilinxSC1500控制SDRAM的一段VHDL代码。控制SDRAM每个时钟内输出地址所在的一个数据。-For some VHDL code with XilinxSC1500 Control SDRAM. Control SDRAM Each clock output address where a data.
<xiaozhiji> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] 8.4

说明：功能：基于VHDL语言，实现对ADC0809简单控制 --说明：ADC0809没有内部时钟，需外接10KHz~1290Hz的时钟信号，这里由FPGA的系 --统时钟（50MHz）经256分频得到clk1（195KHz）作为ADC0809转换工作时钟。 -: Based on the VHDL language, ADC0809 simple control- Descr iption: ADC0809 no internal
<陈伟杰> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] Support-TP-CCIN-2012-2013

说明：VHDL编辑PGCD的文件。实际上，这是上课时候老师给的。求通过验证-VHDL edit file of PGCD. In fact, this is the teacher gave during the class. Requirements through validation.
<李猜猜> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] mux2to1

说明：mux 2 to 1 verilog code. It may be good for you !
<viet> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] Mux8to1

说明：mux 4 to 1 verilog code. It may be good for you !
<viet> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] Mux32to1

说明：mux 32 to 1 verilog code. It may be good for you !
<viet> 在 2025-01-31 上传 | 大小：4kb | 下载：0