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[VHDL编程] VHDL
说明:ENTITY FREQ_T IS PORT(CLK:IN STD_LOGIC FREQ_EN:OUT STD_LOGIC CNT_CLR:OUT STD_LOGIC Load:OUT STD_LOGIC) END FREQ_T<zhaoyinzhi> 在 2025-01-31 上传 | 大小:4kb | 下载:0
[VHDL编程] tv_csync_gen
说明:Generator of composite synchronisation TV signal on Altera DE2-35 board.<Martin> 在 2025-01-31 上传 | 大小:4kb | 下载:0
[VHDL编程] Hamming
说明:7bit Hamming code decoder, error detection and correction<Alessandro> 在 2025-01-31 上传 | 大小:4kb | 下载:0
[VHDL编程] design-digital-clock-using-vhdl
说明:digital clock code document using vhdl code. have to test it once.<navvi> 在 2025-01-31 上传 | 大小:4kb | 下载:0