[VHDL编程] lablab2

说明：实现四位串入串出的移位寄存器，其实就是四个D触发器相连的VHDL代码，ISE可以运行-Achieve four string into the string out of the shift register, in fact, four D flip-flop connected to the VHDL code, ISE can run
<林恩> 在 2025-01-31 上传 | 大小：247kb | 下载：0

[VHDL编程] Lab1-6

说明：计算机组成原理，试验1-6源代码.其中试验目的是设计一个MISP CPU-Computer composition principle, test 1-6 source code which test objective is to design a MISP CPU
<Masson> 在 2025-01-31 上传 | 大小：9kb | 下载：0

[VHDL编程] Lab7

说明：CSCE2214课程设计，试验7源代码。实现单周期的MIPS CPU 16位。-CSCE2214 curriculum design, test 7 source code. Achieve single-cycle MIPS CPU 16 place.
<Masson> 在 2025-01-31 上传 | 大小：5kb | 下载：0

[VHDL编程] Lab9-Forwarding-Unit

说明：CSCE2214课程设计，试验9源代码。实现流水线结构的MIPS CPU 16位。配有强大的Forwarding Unit.-CSCE2214 curriculum design, test 9 source code. Implement pipelined MIPS CPU 16 place. With a strong Forwarding Unit.
<Masson> 在 2025-01-31 上传 | 大小：627kb | 下载：0

[VHDL编程] electronic-clock

说明：基于FPGA的电子时钟的七段数码管显示+按键控制verilog程序-FPGA-based electronic clock seven-segment LED display+ button control verilog program
<王鹏> 在 2025-01-31 上传 | 大小：1kb | 下载：0

[VHDL编程] Barrel-shifter

说明：barriel shifter is used to design the unconfined shift. It has optional code to decide the logical function.also, you can decide the bit your shifter.
<> 在 2025-01-31 上传 | 大小：7kb | 下载：0

[VHDL编程] combination-logic

说明：简单的逻辑运算VHDL程序，内含具体的程序要求。对同一种逻辑功能运算做dataflow 和 behavior 两种不同的形式的编程，适于初学者对比学习，了解VHDL运算环境-Simple logic operations VHDL program containing specific procedural requirements. Right to do the same kind of logic function computi
<Kimberly> 在 2025-01-31 上传 | 大小：459kb | 下载：1

[VHDL编程] Fpga-based-ADC-sampling-voltage-

说明：基于fpga的ADC采样电压用，显示在数码管上。verilog语言。-Fpga-based ADC sampling voltage used, displayed on the digital pipe. verilog language.
<祖儿> 在 2025-01-31 上传 | 大小：2.16mb | 下载：0

[VHDL编程] 24sCountdown

说明：基于CPLD的24秒倒计时 计时的窗口显示分为数码管和发光二极管两部分，其中二极管部分表示数码管后一位，.0-.9或.00-.09，故本计时器精确度可以提高到0.01s-Based on CPLD 24 seconds countdown Timing window displays and LED digital tube is divided into two parts, where the diode portion r
<我0621> 在 2025-01-31 上传 | 大小：2.21mb | 下载：0

[VHDL编程] dsp_core_tx_filter

说明：应用在USRP N210上的XIlinx的FPGA开发板上面的变采样滤波器，实现25--30.72M的变采样滤波器，适应LTE物理层的要求-Application on the USRP N210 FPGA development board above XIlinx variable sampling filter, to achieve 25- 30.72M variable sampling filter, adapt LTE p
<何中华> 在 2025-01-31 上传 | 大小：3kb | 下载：0

[VHDL编程] SystemVerilog-Assertions-source-code

说明：SystemVerilog Assertion 应用指南一书的每章断言源代码，很好的SVA学习资料-SystemVerilog Assertion Application Guide for each chapter of a book asserts the source code, a very good learning materials SVA
<杨斌> 在 2025-01-31 上传 | 大小：3.07mb | 下载：0

[VHDL编程] lut

说明：可参数化配置的CAM模块，仿照xilinx IP core设计而成，使用SRL16E基本单元实现，节省空间-Can be parameterized configurable CAM module, modeled xilinx IP core designed, implemented using the basic unit SRL16E, space-saving
<杨斌> 在 2025-01-31 上传 | 大小：9kb | 下载：0