[VHDL编程] CPLD_CODE12

说明：最后一个了，其他的未经验证，以后验证成功后再上传-final one, the other is untested and proved to be successful, then later upload
<求知> 在 2025-02-03 上传 | 大小：5kb | 下载：0

[VHDL编程] u-uart

说明：一个可综合的串并转换接口verilog源代码-a comprehensive series of conversion and interface Verilog source code
<李文文> 在 2025-02-03 上传 | 大小：5kb | 下载：0

[VHDL编程] frequency_meter_VHDL

说明：一个用VHDL完成的8位数显的16进制的频率计-a VHDL completed 8 of 16 significant median band of frequency meter
<袁卫> 在 2025-02-03 上传 | 大小：5kb | 下载：0

[VHDL编程] mxuliematlab

说明：m序列在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过-m sequence in dspbuilder under VHDL source code and test incentives document matl ab model, the simulation under through modelsim
<zqh> 在 2025-02-03 上传 | 大小：5kb | 下载：0

[VHDL编程] wishbone_i2c_master

说明：-- WISHBONE revB2 compiant I2C master core -- -- author: Richard Herveille -- rev. 0.1 based on simple_i2c -- rev. 0.2 april 27th 2001, fixed incomplete sensitivity list on assign_dato process (thanks to Matt Ose
<郑开科> 在 2025-02-03 上传 | 大小：5kb | 下载：0

[VHDL编程] trellis_verlog

说明：ATSC发送端部分，ATSC标准特有的TCM编码，共6个文件，包含tb文件，已通过仿真，没有问题，verilog代码-ATSC transmitter, the ATSC standard TCM unique coding, a total of six documents, tb-contained documents, had passed through simulation, no problem, verilog code
<刘超> 在 2025-02-03 上传 | 大小：5kb | 下载：0

[VHDL编程] SDmmcfpgaconfig.tar

说明：MMC卡的VHDL源代码实现，经过大批量生产验证-MMC card VHDL source code to achieve, through large-scale production test
<喻袁洲> 在 2025-02-03 上传 | 大小：5kb | 下载：0

[VHDL编程] verilog-som

说明：拿verilog编写的som(自适应神经网络算法)，用于障碍物检测，基于FPGA可综合实验，已经在altera的cylcone上实现-Canal verilog prepared som (adaptive neural network algorithm) for obstacle detection. Based on FPGA synthesis experiments, in altera achieve the cylcone
<刘索山> 在 2025-02-03 上传 | 大小：5kb | 下载：0

[VHDL编程] state_machine

说明：使用8位控制器picoblaze实现状态机的源代码-use eight picoblaze achieve controller state machine source code
<jihuijie> 在 2025-02-03 上传 | 大小：5kb | 下载：0

[VHDL编程] dds_ise7.1_su

说明：用Verilog语言实现信号发生器，包括AM，FM,PM，ASK,PSK,FSK调制。-using Verilog language signal generator, including AM, FM, PM, ASK, PSK, FSK modulation.
<lee> 在 2025-02-03 上传 | 大小：5kb | 下载：0

[VHDL编程] 9.2_LCD_PULSE

说明：基于Verilog-HDL的硬件电路的实现 9.2 具有LCD显示单元的可编程单脉冲发生器 　　9.2.1 LCD显示单元的工作原理 　　9.2.2 显示逻辑设计的思路与流程 　　9.2.3 LCD显示单元的硬件实现 　　9.2.4 可编程单脉冲数据的BCD码化 　　9.2.5 task的使用方法 　　9.2.6 for循环语句的使用方法 　　9.2.7 二进制数转换BCD码的硬件实现
<宁宁> 在 2025-02-03 上传 | 大小：5kb | 下载：0

[VHDL编程] 9.5_PULSE_WIDTH

说明：基于Verilog-HDL的硬件电路的实现 9.5 脉冲周期的测量与显示 　　9.5.1 脉冲周期的测量原理 　　9.5.2 周期计的工作原理 　　9.5.3 周期测量模块的设计与实现 　　9.5.4 forever循环语句的使用方法 　　9.5.5 disable禁止语句的使用方法 　　9.5.6 时标信号发生模块的设计与实现 　　9.5.7 周期计的Verilog-HDL描述 　
<宁宁> 在 2025-02-03 上传 | 大小：5kb | 下载：0