[VHDL编程] uvm_use_pipelined_ahb

说明：一个简单的uvm搭建的ahb简单实例,包含了各个组件以及编译的运行的脚本-one sample example about ahb，include every component and compile scr ipt
<田波> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] DDS4.mdl

说明：DDS(快速正交调制）生成正弦波形，利用相位累加字进行累加，查找查找表内容输出正弦数据，在通信领域应用很多，我采用的是matlab的simulink进行前期仿真-DDS (fast quadrature modulation) to generate sine wave, the use of the word to accumulate phase accumulation, content output sine lookup ta
<lu> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] verilog_pics_lvbo

说明：verilog图像滤波算法源文件，可供图像处理硬件程序参考-verilog image filtering algorithm source files, available for image processing hardware program reference
<> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] Design

说明：基于FPGA的64QAM调制解调进行了研究和验证-64 qam modulation demodulation based on FPGA is studied and validated
<李晓宾> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] dec_aes

说明：decription aes vhdl code for fpga
<dani.hassoun> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] wishbone

说明：Wishbone规范具有如下特点:简单、紧凑，需要很少的逻辑门 完整的普通数据据传输总线协议，包括单个读写、快传输、读一修改一写周期、事件周期 数据总线宽度可以是8-64位 支持大端(big-endian)和小端(litle-endian)，接口自动完成两者之间的转换。支持存储器映射、FIFO存储器、交叉互联 握手协议，允许速率控制 可以达到每个时钟周期进行一次数据传输 支持普通周期结束、重试结束、错误结束等总线周期形式 支持用户自定义
<程浩武> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] lm75

说明：温度传感器的VHDL实现，可以实现对温度的测量，基于赛克隆4芯片实现-温度传感器的VHDL实现，可以实现对温度的测量，基于赛克隆4芯片实现 The temperature sensor VHDL, can realize the measurement of the temperature, season 4 chip based on cloning
<奥林> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] buffer

说明：基于verilog hdl语言的fpga缓存器buffer的一种编写 输出4组16位数-verilog hdl text for fpga of a buffer
<eragon> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] vhdl

说明：通过VHDL语言，实现简单的多路选择器、串行加法器、并行加法器、计数器-By VHDL language, a simple multiple-choice, serial adder, parallel adder, counter
<zdy> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] Example-b8-3

说明：学习使用DO文件进行仿真的基本方法,根据ModelSim提供的命令或者Tcl/Tk语言的语法，将仿真Cmd流程的仿真命令依次编写到扩展名为“do”的宏文件中，然后直接执行这个DO文件，就可以完成整个仿真流程-DO learn how to use basic file simulation method, according to the syntax of the command or ModelSim provides Tcl/Tk
<波罗的海> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] spdif_verilog

说明：数字音频接口spdif ip core，verilog语言编写，带有testbench-spdif verilog ip core
<jerry> 在 2025-02-08 上传 | 大小：12kb | 下载：1

[VHDL编程] reg_16

说明：16位寄存器 16位寄存器 -16-bit register,16-bit register16-bit register
<龚京宏> 在 2025-02-08 上传 | 大小：12kb | 下载：0