[VHDL编程] 18-divide-8-divider

说明：从ASM状态图可以看出，在state=0时，初始化参数，如果开始信号有效则载入被除数与除数，接着进入state=1状态，首先判断被除数寄存器的高九位是否大于除数，如果是则产生溢出信号，并回到此状态；否则被除数寄存器向左移一位，并进入state=2状态，同样先判断被除数寄存器的高九位是否大于除数,如果是则被数高九位减去除，并被除数最后一位置为1，并回到此状态；否则被除数寄存器向左移一位，并进入state=3状态, 同样先判断被除数寄存器的
<Rain> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] 4-bit

说明：VHDL CODE for 4 bit full adder through structural modelling.
<aryan> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] zaibo

说明：基于FPGA的正弦载波发生器,在system generator上设计后生成代码。-DDS generator base on FPGA
<那一剑的风情> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] vhdl-programs

说明：this file contain some general vhdl programs .
<rasmi> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] RS

说明：RS译码器的设计，使用RS码设计的译码器-RS decoder design, the use of RS code decoder design
<许皓天> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] xapp250

说明：xilinx 关于时钟数据恢复中的源代码-xilinx on the clock and data recovery in the source code
<MML> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] f

说明：为了解决传统的维特比译码器结构复杂、译码速度慢、消耗资源大的问题，提出一种新型的适用于FPGA特点，路径存储与译码输出并行工作，同步存储路径矢量和状态矢量的译码器设计方案。该设计方案通过仿真验证，译码结果正确，得到编码前的原始码元，速度显著提高，译码器复杂程度明显降低,性能优良。-The convolution code
<wang zhi> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] Road-lighting-design

说明：十字路口管控路灯开关的设计代码及说明文档-Intersection control lights switch design code and documentation
<黄飞> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] shuangbo

说明：本文档能够产生两路相位不用的正弦信号，并可以通过按键调节相位差 -May use in producing two group phase different sinusoidal signal
<快门> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] 2

说明：七段显示译码器电路 将输入的8421BCD码计数值译为对应的编码，并在LED数码管上显示出对应的十进制数 LDE数码管共有七个输入端（a-g），三个数码管采用扫描显示方法，按个位十位百位的次序依次显示三个四位二进制数据。-Seven segment display decoder circuit
<成思远> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] quartus_error

说明：关于Verilog HDL语言的集成开发环境quartus 的一些常见的错误分析-On the Verilog HDL language integrated development environment quartus some of the common error analysis
<qk> 在 2025-02-08 上传 | 大小：12kb | 下载：0

[VHDL编程] RScoder

说明：基于FPGA的RS编码器设计，verilog hdl语言。-RS encoder FPGA-based design, verilog hdl language.
<小明> 在 2025-02-08 上传 | 大小：12kb | 下载：0