[VHDL编程] ziliao

说明：很大的数类,可以实现加减乘除取余数等等。很大的数类,可以实现加减乘除取余数-BigNumber class
<凯狗> 在 2025-02-12 上传 | 大小：19kb | 下载：0

[VHDL编程] AES_verilog

说明：对AES算法加密解密的Verilog源代码，可以实现其128位和256位明文密文之间的转换。-AES algorithm for encryption and decryption of Verilog source code, can achieve the conversion of its 128 and 256 between the plaintext ciphertext.
<毛子明> 在 2025-02-12 上传 | 大小：19kb | 下载：1

[VHDL编程] SDivider16bit_V120

说明：循环型除法器Verilog代码，带有8位小数，可使除法器固定长度，缩减时钟开销-Streamlined divider Verilog code, with eight decimal places, make fixed-length divider, reducing the overhead clock
<Tokeyman> 在 2025-02-12 上传 | 大小：19kb | 下载：0

[VHDL编程] gongcheng-

说明：实现点阵赛偶车，赛道能够移动，赛车可以左右移动-Dot game even realize the car, the track can move, you can move around racing
<雷涛涛> 在 2025-02-12 上传 | 大小：19kb | 下载：0

[VHDL编程] lab1_trx

说明：XILINX官方提供的高速串行收发器的设计源码具有很高的参考价值。-HIGH SPEED SERIAL TRANCIEVER
<DR.Y> 在 2025-02-12 上传 | 大小：19kb | 下载：0

[VHDL编程] pwm2

说明：modulo para implementar pwm
<alejandro> 在 2025-02-12 上传 | 大小：19kb | 下载：0

[VHDL编程] Electronic-clock

说明：一段简单实用的用VHDL实现的电子时钟，可实现自动计数清零等功能-Some simple and practical to use VHDL to achieve an electronic clock, enabling features such as automatic counting cleared
<代成> 在 2025-02-12 上传 | 大小：19kb | 下载：0

[VHDL编程] cycloneIII_3c120_dev_quartus_pinouts

说明：cycloneIII_3c120_dev_quartus_pinouts altera官方源码-cycloneIII_3c120_dev_quartus_pinouts altera official source
<zfy> 在 2025-02-12 上传 | 大小：19kb | 下载：0

[VHDL编程] axi_dispctrl

说明：zynq AXI display controller source for zybo
<ulsonic> 在 2025-02-12 上传 | 大小：19kb | 下载：0

[VHDL编程] dd

说明：Digital Delay using Verilog (The program is wrrong I ll upload the right one soon)
<Ram> 在 2025-02-12 上传 | 大小：19kb | 下载：0

[VHDL编程] mips_cpu_code_Rev_0.5

说明：vhdl MIPS CODE , WORKING GOOD
<shobhit> 在 2025-02-12 上传 | 大小：19kb | 下载：0

[VHDL编程] multiplier-ROM--FIFO-memory

说明：布斯，阵列乘法器，加减交替除法器，以及ROM存储器，FIFO存储器-Booth, array multiplier, divider alternately add and subtract, and ROM memory, FIFO memory
<ZY> 在 2025-02-12 上传 | 大小：19kb | 下载：0