[VHDL编程] test_div

说明：定点除法器程序，分为被除数大于除数和除数大于被除数两种情况-Fixed-point division program, divided into dividend greater than the divisor and dividend both cases is greater than divisor
<丁洋> 在 2025-02-12 上传 | 大小：18kb | 下载：0

[VHDL编程] EDA

说明：福州大学EDA实验代码,其中包含电子琴,DA转换器,时钟显示器等-Fuzhou University EDA experimental code, which includes electric, DA converters, clock display, etc.
<ARTHUR> 在 2025-02-12 上传 | 大小：18kb | 下载：0

[VHDL编程] VHDLshuzizhong

说明：数字钟文件分 秒 时 校验 报时等各个模块，-Digital Clock document every minute all the time when the check module,
<sasas> 在 2025-02-12 上传 | 大小：18kb | 下载：0

[VHDL编程] uart

说明：M_UART 介绍了通用异步收发器（UART）的原理，并以可编程逻辑器件FPGA为核心控制部件，基于超高速硬件描述语言VHDL在Xilinx公司的SpartanⅡ系列的2sc200PQ208-5芯片上编程完成UART的设计。经测试，该设计完全达到了设计要求。-M_UART introduce a Universal Asynchronous Receiver Transmitter (UART) Principle and FPGA
<lc> 在 2025-02-12 上传 | 大小：18kb | 下载：0

[VHDL编程] ISP1362

说明：Verilog 编写的ISP1362的控制器IP核，altera公司DE2系统中的源程序-Verilog prepared ISP1362 controller IP core, altera company source DE2 System
<zhyy> 在 2025-02-12 上传 | 大小：18kb | 下载：0

[VHDL编程] spi

说明：一篇比较好的spi接口的vhdl实现的参考-A relatively good spi interface realize VHDL reference
<杨子树> 在 2025-02-12 上传 | 大小：18kb | 下载：0

[VHDL编程] mux16x1_2_4x1_qn70

说明：VHDL examples for 16x16 times, if need detail pls let me know
<simingceng> 在 2025-02-12 上传 | 大小：18kb | 下载：0

[VHDL编程] tt

说明：这是一个VHDL硬件描述语言所写的一个程序，希望通过仿真然后再看输出结果！-This is a VHDL hardware descr iption language written by a program, and hopes that the results of simulation and then look at the output!
<zhanhui> 在 2025-02-12 上传 | 大小：18kb | 下载：0

[VHDL编程] PLL

说明：verilog PLL的代码，和PLL 的功能介绍，希望能通过，只是简单了点-verilog PLL code, and the function of PLL, the hope, but simply a point
<gjj> 在 2025-02-12 上传 | 大小：18kb | 下载：0

[VHDL编程] sd_reader

说明：SD卡读卡器模块的VHDL及软件驱动代码，可作为外设挂接在Avalon总线上。支持以SD模式、4线模式读取。在24MHz时钟驱动下读取速率可达8MByte/s-SD card reader module and software drivers VHDL code, can be articulated as a peripheral bus in Avalon. To support the SD model, 4-wire mode
<ctqy> 在 2025-02-12 上传 | 大小：18kb | 下载：0

[VHDL编程] vga_hex_disp

说明：该项目可在VGA显示器上显示ＲＡＭ或ＲＯＭ中的十六进制数据，使用ＶｅｒｉｌｏｇＨＤＬ语言编写，在ＱｕａｒｔｕｓＩＩ开发环境下验证。-The Project displays the content of memory cells in the form of hexadecimal numbers. It uses RAM and ROM memory modules available through special function
<submars> 在 2025-02-12 上传 | 大小：18kb | 下载：0

[VHDL编程] hbf

说明：半带插值滤波器设计、综合、仿真和硬件测试-Half-band interpolation filter design, synthesis, simulation and hardware test
<pll> 在 2025-02-12 上传 | 大小：18kb | 下载：0