[VHDL编程] my_fifo_vhdl

说明：XILINX的FPGA实现的双口ram源码，可作为dsp\SDRAM和pci桥接作用，可直接使用，实际工程通过。-XILINX FPGA Implementation of the dual-port ram source, as dsp \ SDRAM and pci bridge, and can be used directly, through practical projects.
<朱效志> 在 2025-02-12 上传 | 大小：19kb | 下载：0

[VHDL编程] c54x

说明：c54x的VeriLog程序代码 也是opencoreip-C54x is the Verilog code opencoreip
<陈勇> 在 2025-02-12 上传 | 大小：19kb | 下载：0

[VHDL编程] fifo

说明：使用Verilog语言编写，把FPGA配置成一个fifo-The use of Verilog language, the FPGA configuration into a fifo
<achesser> 在 2025-02-12 上传 | 大小：19kb | 下载：0

[VHDL编程] Intel_Flash

说明：intel flash控制器VHDL 源代码-intel flash controller VHDL source code
<maliang> 在 2025-02-12 上传 | 大小：19kb | 下载：0

[VHDL编程] Verilog_FIFO_ram

说明：一个可以综合的Verilog 写的FIFO存储器，word格式-An integrated Verilog wrote FIFO memory, word format
<hjx> 在 2025-02-12 上传 | 大小：19kb | 下载：0

[VHDL编程] DE2_NIOS_DEVICE_LED

说明：Verilog代码，适合于初学者进行学习，是基于DE2平台的代码。-Verilog code, suitable for beginners to learn, is based on the DE2 platform code.
<wang> 在 2025-02-12 上传 | 大小：19kb | 下载：0

[VHDL编程] T4_sdram_control

说明：verilog语言 利用FPGA控制SDRAM，相信很多朋友都需要 快下载吧-control FPGA Verilog language use SDRAM, believe that many of my friends need to download it faster
<杜菲> 在 2025-02-12 上传 | 大小：19kb | 下载：0

[VHDL编程] Quartus2-superLicense

说明：万能Lisence,本许可适用于各个版本的Quartus-Omnipotent Lisence, this license applies to all versions of the Quartus
<jiangmin> 在 2025-02-12 上传 | 大小：19kb | 下载：0

[VHDL编程] LCDshow

说明：基于VHDL的LCD显示程序,包含完整的源代码,锁脚文件以及下载文件,可直接下载使用-VHDL based on the LCD display program, including complete source code, locking pin, as well as download files documents can be directly downloaded using
<陈泽涛> 在 2025-02-12 上传 | 大小：19kb | 下载：0

[VHDL编程] miniUart

说明：一个简单的uart的VHDL描述，希望对大家有点帮助-A simple UART in VHDL descr iption, I hope all of you a little help
<肖冠兰> 在 2025-02-12 上传 | 大小：19kb | 下载：0

[VHDL编程] juanjiqi

说明：这是一个卷积器的设计，源码值得好好地学习-This is a convolution design, source code should be a good learning
<lzc> 在 2025-02-12 上传 | 大小：19kb | 下载：0

[VHDL编程] modeling-pojects

说明：this compressed file basically contains 5 type of cpu simulations in VHDL code. 1. basic cpu 2. pipelin cpu 3. parwan 4. j1 and j2 cpus 5. j1 and j2 with JTSG port
<babak aghaei> 在 2025-02-12 上传 | 大小：19kb | 下载：1