[VHDL编程] 朱明辉vhdl大作业

说明：一个双向总线的vhdl实现-a two-way bus VHDL achieve
<熊辉波> 在 2025-02-19 上传 | 大小：25kb | 下载：0

[VHDL编程] MYCPU2.0

说明：用verilog编写在FLEX10K上实现的简易CPU-used in the preparation of Verilog FLEX10K achieve simple CPU
<张桓铭> 在 2025-02-19 上传 | 大小：25kb | 下载：0

[VHDL编程] Coding Styles for if Statements and case Statement

说明：Coding Styles for if Statements and case Statements
<张卫> 在 2025-02-19 上传 | 大小：25kb | 下载：0

[VHDL编程] parity2258

说明：奇偶校验码的VERILOG源码，为MODELSIM下的一个工程。有测试文件。-parity VERILOG source code for MODELSIM of a project. A test document.
<刘仪> 在 2025-02-19 上传 | 大小：25kb | 下载：0

[VHDL编程] car_lamp

说明：汽车转向灯控制电路,采用循环点亮三个指示灯指出汽车的转弯方向。-vehicle steering control circuit lights, cycle lights that lit three cars turning direction.
<liusong> 在 2025-02-19 上传 | 大小：25kb | 下载：0

[VHDL编程] dds_quicklogic

说明：高手写的VHDL源码，实现DDS跳频器功能 请大家多提意见-experts write VHDL source code, the frequency-hopping DDS functionality Please speak up
<duyi> 在 2025-02-19 上传 | 大小：25kb | 下载：1

[VHDL编程] clk_div_16

说明：利用VHDL语言编写的一个16分频器，另外可以在程序中修改为任意2N的分频器-use VHDL prepared a 16 dividers, Also in the revision process to be arbitrary 2 N Divider
<黎飞飞> 在 2025-02-19 上传 | 大小：25kb | 下载：0

[VHDL编程] ADPLL

说明：verilog ADPLL file with testbench.v
<> 在 2025-02-19 上传 | 大小：25kb | 下载：2

[VHDL编程] verilog_multiplier

说明：verilog实现16*16位乘法器，带测试文件-verilog achieve 16* 16 multiplier, with test documents
<zzm> 在 2025-02-19 上传 | 大小：25kb | 下载：0

[VHDL编程] fdivision

说明：用verilog编写适中分频器 并且还有测试程序-verilog prepared with moderate frequency divider and another test procedures
<> 在 2025-02-19 上传 | 大小：25kb | 下载：0

[VHDL编程] VHDL-six

说明：用VHDL语言实现六分频，并且已经通过编译和仿真。由此可举一反三，实现任意偶数次分频。-VHDL six minutes frequency, and has been through translation, and simulation. From this we can draw a number at random dual frequency.
<philohb> 在 2025-02-19 上传 | 大小：25kb | 下载：0

[VHDL编程] FIFO_Syn

说明：
<shenyunfei> 在 2025-02-19 上传 | 大小：25kb | 下载：0