[VHDL编程] sdram32

说明：DDR SDRAM source verilog source codes
<sachin> 在 2025-02-19 上传 | 大小：25kb | 下载：0

[VHDL编程] adc16

说明：用FPGA实现 数模转换 此原理经常作为莫一系统设计的一部分来实现-Using FPGA to achieve digital-to-analog equipment for
<波波> 在 2025-02-19 上传 | 大小：25kb | 下载：0

[VHDL编程] example2

说明：状态机一般分为三种类型：Moore型、Mealy型和混合型。此程序描述了Moore型状态机的基本构成，并配以波形仿真。-State machine will generally be divided into three types: Moore-type, Mealy-type and mixed type. This procedure describes the state machine of the Moore-type ba
<zzl> 在 2025-02-19 上传 | 大小：25kb | 下载：0

[VHDL编程] example3

说明：加/减法8进制计数器，其中包括时钟信号、使能信号、加减控制信号、复位信号、三位输入和一位进位位。-Add/subtraction of 8-band counter, including the clock signal so that it can signal, addition and subtraction control signal, reset signal input and a three-bit binary.
<zzl> 在 2025-02-19 上传 | 大小：25kb | 下载：0

[VHDL编程] asynfifo

说明：异步fifo，用Verilog编写，包含testbench，已经通过调试，需要的下载-Asynchronous fifo, to prepare to use Verilog, including testbench, debugging has been passed, the need to download
<iechshy1985> 在 2025-02-19 上传 | 大小：25kb | 下载：0

[VHDL编程] DDC

说明：直接数字频率合成dds源码，cos三角函数生成代码，及测试代码，用于ddc前端测试的testbench。-direct digital frequency sysnthesis
<wq> 在 2025-02-19 上传 | 大小：25kb | 下载：0

[VHDL编程] Binary_to_BCD_Converter

说明：General Binary-to-BCD Converter The linked code is a general binary-to-BCD Verilog module, and I have personally tested the code.
<volkan> 在 2025-02-19 上传 | 大小：25kb | 下载：0

[VHDL编程] example2

说明：状态机一般分为三种类型： Moore 型状态机：次态=f(现状，输入)，输出=f （现状）； Mealy 型状态机：次态=f(现状，输入)，输出=f （现状，输入）； 混合型状态机。 -State machine is generally divided into three types: Moore-type state machine: sub-state = f (the status quo, input
<汤化锋> 在 2025-02-19 上传 | 大小：25kb | 下载：0

[VHDL编程] vhdl_Quick_Reference_Card

说明：vhdl quick reference
<rayrolando> 在 2025-02-19 上传 | 大小：25kb | 下载：0

[VHDL编程] UART

说明：用VHDL编写实现的UART控制器源码，自带testbench，解压后用ISE打开工程文件即可。-Prepared with the VHDL source code to achieve the UART controller, bring their own testbench, after decompression project file can be opened with the ISE.
<陈阳> 在 2025-02-19 上传 | 大小：25kb | 下载：0

[VHDL编程] wtut_ver

说明：DCM supports two frequency modes for the DLL. By default, the DLL_FREQUENCY_MODE attribute is set to Low and the frequency of the clock signal at the CLKIN input must be in the Low (DLL_CLKIN_MIN_LF to DLL_CLKIN_MA
<shad> 在 2025-02-19 上传 | 大小：25kb | 下载：0

[VHDL编程] XilinxISE9.2andChinpScopePro9.2Sn

说明：Xilinx ISE 9.2 and ChinpScope Pro 9.2 Sn
<磊> 在 2025-02-19 上传 | 大小：25kb | 下载：0