[VHDL编程] baseband_verilog

说明：verilog实现的基带信号编码，整个系统分为六个模块，分别为：时钟模块,待发射模块,卷积模块,扩频模块,极性变换和内插模块,成型滤波器-verilog implementation baseband signal coding, the entire system is divided into six modules, namely: the clock module, to be launched modules, convolu
<刘新> 在 2025-02-22 上传 | 大小：26kb | 下载：0

[VHDL编程] vhdlcomplete

说明：it is a collection of vhdl program
<biswarup> 在 2025-02-22 上传 | 大小：26kb | 下载：0

[VHDL编程] verilogHDL

说明：用Verilog HDL语言实现通用异步收发URAT装置-With the Verilog HDL language to achieve universal asynchronous receiver URAT Device
<chenke> 在 2025-02-22 上传 | 大小：26kb | 下载：0

[VHDL编程] 7segment

说明：a seven segment display using VHDL
<tg> 在 2025-02-22 上传 | 大小：26kb | 下载：0

[VHDL编程] cf_fft

说明：傅里叶变换器，用于数字信号处理的verilog代码-Fourier converters for digital signal processing verilog code
<于水洋> 在 2025-02-22 上传 | 大小：26kb | 下载：0

[VHDL编程] yima

说明：很简单的译码器，实现四位输入，完成0-9数码管显示，简单好用-A very simple decoder to achieve four inputs, 0-9 to complete the digital tube display, simple and easy to use
<夏强> 在 2025-02-22 上传 | 大小：26kb | 下载：0

[VHDL编程] alu_project

说明：ALU using VHDL project
<msh2003> 在 2025-02-22 上传 | 大小：26kb | 下载：0

[VHDL编程] pisca

说明：machine with 16 possible states flip flop desmultiplexor language VHDL with fpga cyclone 3
<Cunha> 在 2025-02-22 上传 | 大小：26kb | 下载：0

[VHDL编程] BasicDES

说明：The BasicDES Cryptography Core is a small, fast implementation of the DES-56 encryption standard.
<FPGACore> 在 2025-02-22 上传 | 大小：26kb | 下载：0

[VHDL编程] example3

说明：加减法计数器： 本例程为加减法计数器，主要实现的加减法计数的功能。 有3个控制端口： 1、rst复位控制低电平有效； 2、en使能控制高电平有效 3、up加/减控制，高电平加法，低电平减法。-vhdl
<李志> 在 2025-02-22 上传 | 大小：26kb | 下载：0

[VHDL编程] SinglecycleCPU

说明：用Verilog实现一个简单的单周期CPU，并运行Quicksort程序以验证正确性。-This file is written in Verilog to achieve a single cycle processor. It can run in Quartus2.
<Matgek> 在 2025-02-22 上传 | 大小：26kb | 下载：0

[VHDL编程] VHDdisplay

说明：VHDL汉字滚动历程 实现一个王字在8X8点阵上滚动显示-VHDL characters rolling process
<刘磊> 在 2025-02-22 上传 | 大小：26kb | 下载：0