[VHDL编程] 8051IPcore，verilogHDL实现

说明：用verilog写的很好的cpu core-using Verilog write a good cpu core
<刘烨波> 在 2025-02-28 上传 | 大小：51kb | 下载：0

[VHDL编程] primetime

说明：这是ＶＨＤＬ语言编写的延时测试程序，用来测定ＣＰＬＤ的性能指标-This is the VHDL language delay the test procedure used to determine the performance CPLD
<张国梁> 在 2025-02-28 上传 | 大小：51kb | 下载：0

[VHDL编程] FSKmodemodulateVHDLprogramme

说明：FSK调制与解调的vhdl源代码与仿真指导，是word文档打开。-FSK modulation and demodulation of VHDL source code and simulation of the guide is the word document open.
<吴涛> 在 2025-02-28 上传 | 大小：51kb | 下载：0

[VHDL编程] vhdl_8cpu

说明：VHDL实现简单的8位CPU doc文件上有源代码-VHDL simple eight CPU doc documents Active code
<紫蓝> 在 2025-02-28 上传 | 大小：51kb | 下载：0

[VHDL编程] usb1_funct

说明：usb1.1的verilog源代码。以及其测试仿真文件，现在很难找其测试文件既testbench-usb1.1 verilog the source code. Simulation and test document, and now it is very difficult to find the paper test testbench
<liuzefu> 在 2025-02-28 上传 | 大小：51kb | 下载：0

[VHDL编程] usb_jtag-20070128-1751

说明：网上流传的usb_blaster原理图里的CPLD源码,主要是实现usb时序转换成JATG时序输出！-spreading online usb_blaster tenets of the CPLD Ituri source, usb key is timing converted into JATG sequential output!
<冯海> 在 2025-02-28 上传 | 大小：51kb | 下载：0

[VHDL编程] FSKVHDL

说明：VHDL语言编写的程序，实现FSK调制与解调及仿真-VHDL prepared by the procedures, FSK modulation and demodulation and Simulation
<wang> 在 2025-02-28 上传 | 大小：51kb | 下载：0

[VHDL编程] VHDL_of_example

说明：此 为 VHDL 的示例程序,由于最近毕业设计要求使用这个编程,自己收集并整理了一些,供学习使用,希望和大家共同进步,有兴趣的也希望能和我一起讨论交流-this as examples of VHDL procedures, due to the recent graduation design requirements using the program, their collection by some for learning,
<钟毓秀> 在 2025-02-28 上传 | 大小：51kb | 下载：0

[VHDL编程] ModelSim.SE.v6.2bcrack

说明：如题，ModelSim se 6.2的破解方法说明，pdf版本，很好用。-Such as title, ModelSim se 6.2 descr iption of the crack, pdf version, it just works.
<ln> 在 2025-02-28 上传 | 大小：51kb | 下载：0

[VHDL编程] CompilerOptimizations

说明：To increase simulation speed, ModelSim® can apply a variety of optimizations to your design. These include, but are not limited to, mergingprocesses, pulling constants out of loops, clock suppression, and signal colla
<zhangyg> 在 2025-02-28 上传 | 大小：51kb | 下载：0

[VHDL编程] Vhdl_Simulation_With_Modelsim

说明：Triscend supports the use of the Model Technology ModelSim logic simulator for VHDL simulation of designs implemented in the Configurable System Logic (CSL) portion of a Triscend device.
<zhangyg> 在 2025-02-28 上传 | 大小：51kb | 下载：0

[VHDL编程] Encode-and-Decode

说明：encode and decode program with MD5..
<featrick> 在 2025-02-28 上传 | 大小：52kb | 下载：0