[VHDL编程] Altera的IP的源码

说明：
<dhl1983> 在 2008-01-23 上传 | 大小：52.11kb | 下载：1

[VHDL编程] 分频器设计

说明：设计一个带复位的分频器，输入时钟为60MHz，输出时钟为7.5MHz。
<197363314@qq.com> 在 2012-03-18 上传 | 大小：52.95kb | 下载：0

[VHDL编程] serial_produce

说明：设计一个能够自启动的24-1的伪随机码（111101011001000）发生器。 设计一个序列信号发生器，产生一个011100110011序列码。 实现序列1110100。测试序列码波形 个人比较欣赏第二种方法 -to design an 24-1 since the start of the pseudo-random number (111101011001000) generator. Design of a si
<飘来的南风> 在 2025-02-28 上传 | 大小：52kb | 下载：0

[VHDL编程] 02_SynthesizableMATLAB

说明：Lab 2 – Synthesizable MATLAB This lab exercise will explore the effects that different MATLAB coding styles have on hardware. The lab has two parts, each of which begins with a short introduction. This lab exercise is
<alex_yang> 在 2025-02-28 上传 | 大小：52kb | 下载：0

[VHDL编程] vhdlfinishcpu

说明：用vhdl实现简单cpu的功能,能够很好的帮助特别是初学者学习vhdl的功能!-with vhdl cpu to achieve simple function can be very helpful, especially beginners learning vhdl function!
<敖鱼> 在 2025-02-28 上传 | 大小：52kb | 下载：0

[VHDL编程] 8051core-Verilog

说明：利用verlilog hdl语言编程，完成了8051内核，非常值得学习硬件描述语言的人看看！-Verlilog hdl programming language to use to complete the 8051 core, very much worth learning hardware descr iption language of the people to see!
<小方> 在 2025-02-28 上传 | 大小：52kb | 下载：0

[VHDL编程] sencond_counter

说明：在ise14.7开发环境下，用Verilog编写的秒表程序，其中通过状态机实现数码管的动态显示-In ise14.7 development environment, using Verilog prepared stopwatch program in which the state machine implementation through dynamic digital tube display
<喻国芳> 在 2025-02-28 上传 | 大小：53kb | 下载：0

[VHDL编程] ep1c12_2_led_water

说明：描述一个led灯的流水灯设计，可以检查晶振的好坏，检查最小系统是否正常工作-Describe a led lamp design, water can check the quality of the crystals check minimum system is working correctly
<张任> 在 2025-02-28 上传 | 大小：53kb | 下载：0

[VHDL编程] ConterFPGA

说明：Implementing a Generic Conter in VHDL - FPGA
<avalanch> 在 2025-02-28 上传 | 大小：53kb | 下载：0

[VHDL编程] micro_complet

说明：this is descr iption of microprocessor 8 bits in vhdl. enjoy
<jean> 在 2025-02-28 上传 | 大小：53kb | 下载：0

[VHDL编程] HDL_Syn_V3.1

说明：哈夫曼编码 包括synthesis优化。 Huffman encoding verilog code including synthesis optimization.-Huffman coding involves synthesis optimization. Huffman encoding verilog code including synthesis optimization.
<> 在 2025-02-28 上传 | 大小：53kb | 下载：0

[VHDL编程] 龙芯一代开源处理器内核

说明：龙芯一代开源处理器内核源代码，Verilog格式
<EEOOFF> 在 2021-09-25 上传 | 大小：52.96kb | 下载：0