[VHDL编程] pg_070731

说明：基于fpga的屏幕测试程序，可以根据测试要求在上位机的控制下生成各种图形图像，并调整参数-FPGA-based screen test procedure, based on testing requirements in the host computer under the control of a variety of graphics generated images, and adjust the parameters
<xianchunwang> 在 2024-11-17 上传 | 大小：6.3mb | 下载：0

[VHDL编程] MultiCLKCPU

说明：本设计实现了多周期CPU的设计，运行环境是quatrus2；该多周期CPU可以处理22条32位指令（具体指令见源码，绝不坑人）。压缩包内含有源代码，程序模块表和实验报告以及详细的设计图，是学习verilog的好材料啊。-The Design and Implementation of a multi-cycle CPU design, operating environment is quatrus2 the multi-cycle
<石> 在 2024-11-17 上传 | 大小：6.3mb | 下载：0

[VHDL编程] CPU

说明：一个多周期CPU的完整设计，quartus平台，Verilog实现，内含实验报告，和详细的各模块功能表-Complete a multi-cycle CPU design, quartus platform, Verilog implementation, includes lab reports, and a detailed menu of each module
<涯> 在 2024-11-17 上传 | 大小：6.3mb | 下载：0

[VHDL编程] FPGA-Develop

说明：张国斌老师力作，指导初学者迅速入行，工程师可以获益匪浅，避免低级错误。-The Guobin teacher masterpiece, to guide beginners quickly into line, and engineers can benefit from, to avoid low-level error.
<> 在 2024-11-17 上传 | 大小：6.3mb | 下载：0

[VHDL编程] xyy

说明：基于FPGA的vhdl语言的波形发生器材料及工程代码-FPGA VHDL language-based waveform generator materials and engineering code
<panjun> 在 2024-11-17 上传 | 大小：6.28mb | 下载：0

[VHDL编程] Verilog-hdl-resources

说明：verilogr的相关教程，比较完整的讲述的verilog 设计的相关知识点-verilog related text resources
<gujiantao> 在 2024-11-17 上传 | 大小：6.3mb | 下载：0

[VHDL编程] FIFO

说明：将ROM的正弦波数据输入FIFO存储器，然后输出，有modelsim仿真波形-Verilog FIFO ROM mif sine
<xiadafang> 在 2024-11-17 上传 | 大小：6.3mb | 下载：0

[VHDL编程] miaobiao

说明：数字电路课程设计，原理图实现设计一个电子秒表-Digital circuit design, schematic design to achieve an electronic stopwatch
<王威> 在 2024-11-17 上传 | 大小：6.3mb | 下载：0

[VHDL编程] fft_512

说明：采用Xilinx提供的VHDL FFT ip核实现512点FFT，可以实现使能控制、时钟控制等功能-Using Xilinx provides VHDL FFT ip core to achieve implementation of 512 points FFT, with enable control, clock control and other functions
<Horace Sun> 在 2024-11-17 上传 | 大小：6.3mb | 下载：0

[VHDL编程] Stopwatch

说明：在quatus平台，verilog语言编写的秒表代码。实现功能开始，暂停，复位，显示暂停。在Cyclone2上运行通过。-In quatus platform, verilog language stopwatch code. Achieve functional start, pause, reset, pause the display. On Cyclone2 run through.
<王健> 在 2024-11-17 上传 | 大小：6.3mb | 下载：0

[VHDL编程] A4_Uart_Top

说明：提供一般FPGA开发板的Uart通讯协议(Provides the Uart communication protocol for the general FPGA development board)
<Hardware-engineer > 在 2024-11-17 上传 | 大小：6.3mb | 下载：0

[VHDL编程] wARM

说明：著名的wARM源代码，作者吴瑞祥，Verilog HDL源代码。(Famous wARM source code, author Wu Ruixiang Verilog, HDL source code.)
<fallrain116 > 在 2024-11-17 上传 | 大小：6.29mb | 下载：0