[VHDL编程] ss

说明：Verilog i2c 实例 有点粗糙 用VHDL设计交通灯控制器.doc-sss
<谭腾飞> 在 2025-03-10 上传 | 大小：88kb | 下载：0

[VHDL编程] sdram_ctrl.tar

说明：sdram controller VHDL source code
<datonglii> 在 2025-03-10 上传 | 大小：88kb | 下载：0

[VHDL编程] Hspicegramar

说明：HSPICE 语法介绍 国外人经常用的 我靠这么长-Introduction HSPICE syntax often used by foreign
<yuxiang> 在 2025-03-10 上传 | 大小：88kb | 下载：0

[VHDL编程] 9B96_EB_V1.0

说明：ARM Cortex-M3（LM3S9B96） + MAX II CPLD（EPM1270） 实验板原理图-ARM Cortex-M3 (LM3S9B96)+ MAX II CPLD (EPM1270) test board schematic
<绿风> 在 2025-03-10 上传 | 大小：88kb | 下载：0

[VHDL编程] clock-synchronized-registers

说明：一般来说，CPU的读写时钟会引入到PLD中，笔者利用CPU的读写时钟实现同步读写寄存器，提高设计的可靠性。因此这种建模方式是推荐的CPU读写PLD寄存器建模方式-In general, CPU clock will read and write the introduction to the PLD, the author uses the CPU to read and write clock synchronized read an
<李拉> 在 2025-03-10 上传 | 大小：88kb | 下载：0

[VHDL编程] iic_verilog

说明：iic 程序 用verilog语言编写，可以直接使用-iic program using verilog language, can be used directly
<weizuox> 在 2025-03-10 上传 | 大小：88kb | 下载：0

[VHDL编程] basketball

说明：30秒篮球倒计时设计程序源码及仿真原码，下载即可用-30 basketball countdown procedures and simulation of the original source code
<ant> 在 2025-03-10 上传 | 大小：88kb | 下载：0

[VHDL编程] 81mux

说明：verilog code for 8:1mux
<priyadharsini> 在 2025-03-10 上传 | 大小：88kb | 下载：0

[VHDL编程] Perl_for_CRC

说明：Cyclic Redundancy Check (CRC) is an error-checking code that is widely used in data communication systems and other serial data transmission systems. CRC is based on polynomial manipulations using modulo arithmetic.
<尤恺元> 在 2025-03-10 上传 | 大小：88kb | 下载：0

[VHDL编程] UJ_Sprat

说明：code for programming floor module of elevator control system based on microcontroller
<Tarik> 在 2025-03-10 上传 | 大小：88kb | 下载：0

[VHDL编程] AHB-Decoder-Module

说明：AMBA2.0版本AHB总线译码单元设计方面的技术支持，参考ARM公司AMBA技术手册。对AHB译码单元电路的接口、基本逻辑等方面进行介绍。-AMBA2.0 version of the AHB bus decoding unit design technical support, refer to ARM AMBA technical manual. AHB decoder unit circuit of the interface,
<杨宗凯> 在 2025-03-10 上传 | 大小：88kb | 下载：0

[VHDL编程] CPU

说明：流水式CPU设计，实现在MIPS基础上修改的16位THCO-MIPS指令系统，解决了数据、结构、控制冲突，并实现了软硬中断-Pipelined CPU design, implementation, based on changes in the MIPS 16-bit THCO-MIPS instruction set to address the data structure, control of conflict, and to
<张超> 在 2025-03-10 上传 | 大小：88kb | 下载：0